第 2 章　MOSFET 的数字开关模型

本章每看一只 MOSFET，只做三件事：先看栅极控制电压，再判断导通或关断，最后沿导通器件找输出通向哪里。不要一开始就同时想完整电流方程。

1. 本章要解决的问题

第 1 章用“导通”和“关断”解释了 CMOS 反相器。这个近似很有用，但还缺少三个关键判断：栅极为高或低时，晶体管是否真的满足导通条件；一只导通的 NMOS 或 PMOS 能否把任意电平完整送到另一端；真实开关的电阻、漏电和寄生电容会带来什么影响。

本章把你已有的 MOSFET 器件知识转换成数字电路可以直接使用的分析方法。学完后，你应能拿到一个简单晶体管网络，沿着每条可能路径判断“通不通、传什么、最后停在哪里”。

2. 与第 1 章的联系

第 1 章建立了三个层次：物理电压由接收阈值解释成逻辑值，逻辑门再通过上拉或下拉恢复电平。本章位于器件层与电路层的接口处。我们保留 \(V_{GS}\)、\(V_{SG}\)、阈值电压和体效应，暂时把完整的电流方程压缩为开关状态与等效电阻。

3. 前置知识快速检查

\(V_{GS}\) 表示哪两个端点之间的电压？
增强型 NMOS 在 \(V_{GS}\) 增大时，沟道导电能力怎样变化？
MOSFET 的栅极在直流稳态下是否需要持续提供明显电流？
第 1 章中的逻辑 1 是固定电压点，还是满足规格的一段电压范围？

如果第 1 题不熟悉，先记住 \(V_{GS}=V_G-V_S\)；PMOS 常用 \(V_{SG}=V_S-V_G\)，这样导通条件可以写成正数比较。第 3 题的理想答案是“栅极由绝缘层隔开，直流栅电流很小”，但改变栅电压时仍需给栅电容充放电。

4. 学习目标

完成本章后，你应能够：

分别写出 NMOS 和 PMOS 的一阶导通条件；
根据端点电压而不是器件画法判断 \(V_{GS}\) 或 \(V_{SG}\)；
解释为什么 NMOS 擅长传低电平、PMOS 擅长传高电平；
估算 NMOS 传高电平和 PMOS 传低电平时的停止电压；
说明“强 0、弱 1”中的强弱指电平完整性，不是晶体管尺寸或电流大小；
解释体端连接和体效应为什么会改变传输结果；
说明传输门如何互补 NMOS 与 PMOS 的缺点；
在分析中区分理想开关、数字开关模型和真实 MOSFET。

5. 第一步：把连续器件压缩成受控开关

5.1 三层模型

分析数字电路时，可以按问题复杂度使用三层模型：

模型	导通状态	关断状态	适合回答的问题
理想开关	电阻为 0	电阻无穷大	是否存在连接路径
数字开关模型	有限导通电阻，受阈值限制	有漏电并带寄生电容	电平能否传完整、输出向哪里变化
晶体管模型	电流随端电压、尺寸、工艺和温度连续变化	包含亚阈值与结漏电	精确延迟、功耗、噪声和可靠性

学习逻辑拓扑时先用理想开关；判断“弱 1/弱 0”时升级到数字开关模型；计算真实延迟和功耗时再使用更完整模型。模型越简单，保留的信息越少，分析也越快。

5.2 NMOS 的导通判断

增强型 NMOS 形成反型沟道的一阶条件是

\[ V_{GS}>V_{TN} \]

\(V_{GS}=V_G-V_S\)，\(V_{TN}\) 是 NMOS 阈值电压，单位均为伏特。这个条件表达的是栅对源的控制能力。写成“栅极为 1，NMOS 就导通”只在源极接近低电平且逻辑高电压足够大时成立。

5.3 PMOS 的导通判断

为了避免连续处理负号，本讲义用 \(V_{SG}=V_S-V_G\) 判断 PMOS：

\[ V_{SG}>|V_{TP}| \]

\(V_{TP}\) 通常为负，\(|V_{TP}|\) 是其绝对值。PMOS 的源端接近高电位、栅端被拉低时，\(V_{SG}\) 足够大，器件导通。

图 2-1 把两个条件放在同一张决策图中。先认出器件类型，再计算对应的栅源控制电压，最后与阈值比较。

图 2-1　NMOS 与 PMOS 的一阶开关判定：关键是栅相对于源的电压

立即检查：NMOS 的栅极为 1.2 V、源极为 1.0 V，若 \(V_{TN}=0.4\) V，它是否满足强反型的一阶导通条件？此时 \(V_{GS}=0.2\) V，小于阈值，因此不能继续把它视为良好导通开关。

6. “源”和“漏”不要只按图的上下位置死记

在许多数字开关电路中，MOSFET 两侧扩散区在结构上近似对称。NMOS 通常把电位较低的一端作为源端来判断 \(V_{GS}\)；PMOS 通常把电位较高的一端作为源端来判断 \(V_{SG}\)。体端连接和体二极管使真实器件并非在所有情况下完全双向对称，因此不能忽略体端与允许电压范围。

在静态 CMOS 门中，连接关系通常很明确：下拉 NMOS 靠近 GND 的端点作为源，上拉 PMOS 靠近 V_DD 的端点作为源。在传输晶体管中，信号可能双向流动，此时应根据瞬时端点电压判断，而不是把符号左边永远叫源、右边永远叫漏。

7. NMOS 为什么传“强 0、弱 1”

7.1 传输低电平

设 NMOS 栅极接 V_DD，输入端接 0 V，输出节点原来为高。只要输出端电位还较高，栅相对低电位端具有足够的 \(V_{GS}\)，NMOS 导通，输出电容通过 NMOS 放电。输出可以下降到接近 0 V，因此称 NMOS 能传强 0。

7.2 传输高电平

现在输入端接 V_DD，输出节点从 0 V 开始充电。开始时 \(V_{GS}\) 很大，NMOS 导通良好；随着输出 \(V_X\) 上升，栅源电压逐渐减小：

\[ V_{GS}=V_G-V_X \]

当 \(V_G-V_X\) 降到约等于 \(V_{TN}\) 时，沟道控制能力大幅减弱，充电趋于停止。忽略体效应和亚阈值电流时，最高传输电压可估算为

\[ V_{X,max}\approx V_G-V_{TN} \]

若 \(V_G=V_{DD}\)，则 \(V_{X,max}\approx V_{DD}-V_{TN}\)。输出比电源低一个阈值量级，因此称为弱 1。

观察图 2-2 时，沿时间方向看输出上升，同时看 \(V_{GS}\) 余量怎样缩小。停止并不是因为输入端没有高电平，而是因为输出升高削弱了 NMOS 自己的栅源控制电压。

图 2-2　NMOS 能把低电平拉近 GND，传高电平时在约 \(V_G-V_{TN}\) 附近失去有效驱动（示意）

“弱 1”不表示输出必然被判为逻辑 0。它表示该电平没有到达完整电源轨，噪声余量和后级驱动条件可能变差。是否仍被后级识别为 1，要比较实际输出与后级的 \(V_{IH(min)}\)。

8. PMOS 为什么传“强 1、弱 0”

PMOS 的行为与 NMOS 互补。令 PMOS 栅极接 0 V。

输入为 V_DD 时，高电位端作为源，\(V_{SG}\) 保持足够大，输出可以被充到接近 V_DD，所以 PMOS 传强 1。

输入为 0 V、输出从高向低变化时，随着 \(V_X\) 降低，PMOS 的有效 \(V_{SG}\) 逐渐减小。忽略体效应时，输出低电平大致停在

\[ V_{X,min}\approx V_G+|V_{TP}| \]

当 \(V_G=0\) 时，\(V_{X,min}\approx |V_{TP}|\)，不能完整降到 GND，因此称为弱 0。

图 2-3 与图 2-2 使用相同的读图方式：先看哪一种输入能保持足够的栅源控制，再看输出接近哪一电源轨时器件逐渐关断。

图 2-3　PMOS 能把高电平拉近 V_DD，传低电平时在约 \(V_G+|V_{TP}|\) 附近失去有效驱动（示意）

9. 选学：体端和体效应——阈值不是永远固定

第一次学习只需记住：体端要正确连接，源体电压变化会改变阈值。下面的公式和计算可在学完第 5 章后再看，不影响继续理解反相器与基本 CMOS 门。

数字 CMOS 中，NMOS 体端通常连接到最低电位 GND，PMOS 所在 n 阱通常连接到最高电位 V_DD。这样可使源/漏与体之间的 PN 结在正常工作范围内保持反向偏置，避免寄生二极管被意外正向导通。

当 NMOS 的源电位高于体端时，\(V_{SB}>0\)，阈值电压通常增大。这就是体效应（body effect）。常用的一阶关系为

\[ V_{TN}=V_{TN0}+\gamma\left(\sqrt{2\phi_F+V_{SB}}-\sqrt{2\phi_F}\right) \]

其中：

\(V_{TN0}\)：\(V_{SB}=0\) 时的阈值电压，单位 V；
\(\gamma\)：体效应系数，单位 \(\text{V}^{1/2}\)；
\(\phi_F\)：费米势的幅值，单位 V；
\(V_{SB}=V_S-V_B\)：源体电压，单位 V。

这个式子适用于体端独立且源体结保持反向偏置的长沟道一阶模型。它告诉我们：NMOS 传高电平时，输出端上升不仅让 \(V_{GS}\) 下降，还可能通过 \(V_{SB}\) 增大使阈值升高，实际最高电平往往比简单的 \(V_{DD}-V_{TN0}\) 更低。

观察图 2-4：绿色路径表示希望建立的信号通路，橙色箭头表示源电位抬高后阈值增加，红色二极管符号提醒体端不能随意悬空。

图 2-4　NMOS 体端接 GND 时，源电位上升会增大 \(V_{SB}\) 并提高阈值；结二极管保持反偏

本课程后续进行逻辑级分析时，通常把体效应包含在单元模型或有效阈值中。只有当使用传输晶体管、堆叠晶体管或分析特殊体偏置时，才需要显式回到这个式子。

10. 传输门：让 NMOS 与 PMOS 互补

将 NMOS 与 PMOS 并联在信号通路上，并用互补控制信号驱动，就得到传输门（transmission gate, TG）。设控制信号为 EN，其反相信号为 EN_n：

EN=1、EN_n=0：NMOS 和 PMOS 同时导通，输入与输出连通；
EN=0、EN_n=1：两只管同时关断，通路断开。

传低电平时，NMOS 在接近 GND 的区域保持良好导通；传高电平时，PMOS 在接近 V_DD 的区域保持良好导通。两者并联后可以在完整电压范围内互补，避免单管明显的阈值损失。

图 2-5　传输门用互补控制同时开启 NMOS 和 PMOS，在高、低电平区分别由合适器件提供通路

传输门仍不是理想导线。它具有与信号电平相关的导通电阻，控制端翻转时还会通过寄生电容耦合电荷。第 4 章讨论延迟时会重新用到这些非理想性。

11. 真实 MOS 开关留下了什么

数字开关模型至少要记住四项非理想性：

有限导通电阻：负载电容的充放电需要时间，器件尺寸和端电压会改变等效电阻。
关断漏电：关断不是绝对开路，亚阈值、结和栅相关机制仍可产生小电流。
寄生电容：栅、扩散区和互连都储存电荷，决定动态能量与延迟。
控制耦合：开关控制端变化可能通过重叠电容和沟道电荷扰动信号节点。

本章不用精确计算这些量。看到“开关”时，先完成逻辑路径判断，再问电平是否完整，最后根据任务需要加入电阻、电容和漏电。

12. 一套可重复的晶体管网络分析方法

面对简单开关网络，按下面五步进行：

标出 V_DD、GND、输入、输出、控制端和体端。
对每只 NMOS 计算或判断 \(V_{GS}\)，对每只 PMOS 判断 \(V_{SG}\)。
将满足条件的器件标为导通，画出从输出到电源、地或输入的连续路径。
判断路径传输的是高电平还是低电平，并检查是否存在阈值损失和体效应。
检查冲突与悬空：输出是否同时连向 V_DD 和 GND，或完全没有直流驱动路径。

这套方法比背诵“NMOS 高开、PMOS 低开”更可靠，因为它能处理源端电位变化和非标准连接。

13. 完整例题

例题 1：NMOS 传高电平是否足够

一个 NMOS 传输晶体管的栅极接 1.2 V，体端接 0 V。先忽略体效应，取 \(V_{TN}=0.35\) V，输入端接 1.2 V。

求解目标：估算输出最高电压，并判断它能否驱动 \(V_{IH(min)}=0.90\) V 的后级。

步骤 1：停止条件。 输出上升使 \(V_{GS}=1.2-V_X\) 下降，近似在 \(V_{GS}=V_{TN}\) 时停止。

步骤 2：计算。

\[ V_{X,max}\approx V_G-V_{TN}=1.20-0.35=0.85\ \text{V} \]

步骤 3：与接收规格比较。 \(0.85\) V 小于 \(V_{IH(min)}=0.90\) V，因此后级不保证把它识别为逻辑 1。

结果检查：0.85 V 仍是较高物理电压，但数字含义由后级阈值决定。若加入体效应，有效阈值可能进一步升高，结论只会更不利。

变式：若后级 \(V_{IH(min)}=0.75\) V，0.85 V 可以满足静态高电平要求，但噪声余量仍小于完整的 1.2 V 驱动。

例题 2：判断单管传输能力

某电路需要用一只 MOS 开关在使能时把输入送到输出。电源为 1.0 V，忽略体效应，\(V_{TN}=|V_{TP}|=0.30\) V。分别讨论：

栅为 1.0 V 的 NMOS 传输入 0 V 和 1.0 V；
栅为 0 V 的 PMOS 传输入 0 V 和 1.0 V。

解答：

器件与输入	近似输出终值	结论
NMOS，输入 0 V	接近 0 V	强 0
NMOS，输入 1.0 V	约 0.70 V	弱 1
PMOS，输入 0 V	约 0.30 V	弱 0
PMOS，输入 1.0 V	接近 1.0 V	强 1

结果检查：NMOS 的问题出现在输出接近高端时，PMOS 的问题出现在输出接近低端时，正好互补。

变式：把两只管并联并使用互补使能，就得到传输门。此时高端主要由 PMOS 保持通路，低端主要由 NMOS 保持通路。

例题 3（选学）：体效应估算

某 NMOS 的 \(V_{TN0}=0.32\) V、\(\gamma=0.40\ \text{V}^{1/2}\)、\(2\phi_F=0.60\) V，体端接 0 V。当有效源端升至 0.50 V 时，估算阈值。

\[ \begin{aligned} V_{TN}&=0.32+0.40\left(\sqrt{0.60+0.50}-\sqrt{0.60}\right)\\ &=0.32+0.40(1.049-0.775)\\ &\approx0.43\ \text{V} \end{aligned} \]

阈值从 0.32 V 增大到约 0.43 V。这个结果解释了为什么固定使用 \(V_{TN0}\) 会高估 NMOS 传高电平的能力。

量纲检查：根号内为伏特，平方根单位为 \(\text{V}^{1/2}\)；乘以 \(\gamma\) 后得到伏特，可与 \(V_{TN0}\) 相加。

14. 常见误区与反例

误区 1：NMOS 栅极为逻辑 1 就一定导通

反例：栅极 1.2 V、源极 1.0 V、阈值 0.4 V 时，\(V_{GS}=0.2\) V，器件不能作为良好导通开关。

误区 2：“弱 1”表示电流一定很小

强弱描述传输后的电平是否接近电源轨。它不直接等价于瞬时电流、器件宽度或驱动速度。

误区 3：MOSFET 的源漏名称永远由符号位置决定

传输开关中信号可以双向变化，应根据器件类型、端点电位和体端连接判断有效源端。

误区 4：传输门等于理想导线

传输门解决单管的阈值损失，但仍有有限电阻、寄生电容、漏电和控制耦合。

误区 5：体端不参与逻辑功能，所以可以悬空

体端决定结偏置和阈值。错误体连接可能改变导通条件，甚至正向偏置寄生结。

15. 工程中的实际意义

静态 CMOS 逻辑通常让 NMOS 负责可靠下拉、PMOS 负责可靠上拉，正是利用了两类器件传输电平的互补特性。多路选择器、锁存器和某些紧凑逻辑结构会使用传输门。标准单元库在表征时把导通电阻、寄生电容、输入转换速度和负载对延迟的影响整理成工具可用的模型。

工艺缩放后，阈值、短沟道效应、漏电和体偏置关系会更加复杂，但本章的分析顺序仍有效：先找通路，再检查电平完整性，最后调用适合该工艺的模型计算性能。

16. 本章知识链

栅相对于源的电压
        ↓ 与阈值比较
导通或关断
        ↓ 建立或切断节点通路
传输高/低电平
        ↓ 单管接近某一电源轨时控制能力减弱
NMOS：强 0、弱 1；PMOS：强 1、弱 0
        ↓ 并联并使用互补控制
传输门实现较完整的双向电平传输
        ↓ 加入 R、C、漏电和体效应
从逻辑连接过渡到真实延迟与功耗

17. 本章小结

NMOS 的一阶导通条件是 \(V_{GS}>V_{TN}\)，PMOS 可写为 \(V_{SG}>|V_{TP}|\)。
“栅为高/低”只是常见连接下的快捷说法，可靠判断必须比较栅与有效源端电压。
NMOS 传强 0、弱 1；PMOS 传强 1、弱 0。强弱表示电平完整性。
NMOS 传高电平的简化上限为 \(V_G-V_{TN}\)；PMOS 传低电平的简化下限为 \(V_G+|V_{TP}|\)。
体效应会在源体电压增大时提高 NMOS 阈值，使传高电平能力进一步下降。
传输门用并联 NMOS 和 PMOS 互补传输高、低电平，但仍具有电阻、电容和漏电。
分析晶体管网络时依次检查端点、导通条件、连续路径、电平损失以及冲突或悬空。

18. 练习

18.1 基础题

写出 NMOS 与 PMOS 的一阶导通条件，并解释每个电压的参考方向。
为什么“NMOS 的栅为 1”不足以单独证明 NMOS 导通？
用一句话解释 NMOS 的“强 0、弱 1”。
PMOS 栅接 0 V 时，为什么能把高电平传到接近 V_DD？
传输门需要哪两个互补控制信号状态才能导通？

18.2 计算与分析题

\(V_G=1.0\) V、\(V_{TN}=0.28\) V，忽略体效应。估算 NMOS 传高电平的最高输出。
\(V_G=0\) V、\(|V_{TP}|=0.25\) V，忽略体效应。估算 PMOS 传低电平的最低输出。
某 NMOS 的栅为 0.9 V，有效源端为 0.65 V，\(V_{TN}=0.30\) V。它能否作为良好导通开关？
单 NMOS 输出约为 0.72 V，后级 \(V_{IH(min)}=0.70\) V。静态上是否满足高电平？为什么仍不理想？
解释为什么 NMOS 体端通常接 GND，PMOS 的 n 阱通常接 V_DD。

18.3 综合题

一个双向数据节点需要在使能时传输 0～1.2 V 全摆幅信号，在关闭时断开。比较单 NMOS、单 PMOS和传输门三种方案，说明选择并画出控制关系。

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NMOS：\(V_{GS}=V_G-V_S>V_{TN}\)；PMOS：\(V_{SG}=V_S-V_G>|V_{TP}|\)。判断的是栅相对于有效源端的控制电压。
源极可能也处于高电位，使 \(V_{GS}\) 小于阈值。应计算栅源电压，而不是只看栅的逻辑标签。
NMOS 能把输出拉到接近 0 V，但传高电平时通常在 \(V_G-V_{TN}\) 附近失去有效驱动。
高电平端作为 PMOS 的源，栅保持低电位，输出接近 V_DD 时仍有足够的 \(V_{SG}\)，可以继续充电。
EN=1 驱动 NMOS 栅，EN_n=0 驱动 PMOS 栅；两只管同时导通。
\(V_{X,max}\approx1.00-0.28=0.72\) V。
\(V_{X,min}\approx0+0.25=0.25\) V。
\(V_{GS}=0.90-0.65=0.25\) V，小于 0.30 V，不能把它作为良好导通开关。
0.72 V 略高于 0.70 V，按给定静态规格可以被保证识别为高电平；但只有 20 mV 余量，噪声、PVT 变化和负载动态都容易破坏该条件。
这样使正常电压范围内的源/漏—体 PN 结保持反向偏置，并为阈值提供确定的体电位参考。
单 NMOS 传低电平完整、传高电平有阈值损失；单 PMOS 相反。传输门将二者并联，用 EN=1、EN_n=0 开启，可在全摆幅范围内由 NMOS 和 PMOS 互补提供通路。关闭时用 EN=0、EN_n=1。传输门仍需按负载和速度评估导通电阻及寄生电容。

19. 自测清单

我能根据端点电位计算 \(V_{GS}\) 或 \(V_{SG}\)，不只背“高开、低开”。
我能画出 NMOS 传高电平时输出上升、\(V_{GS}\) 下降的因果链。
我能解释强/弱电平与电流大小不是同一概念。
我能估算单管发生阈值损失后的输出电平，并与接收阈值比较。
我能说明体端连接、体效应和寄生二极管各自影响什么。
我能画出传输门及其互补使能关系。
我能用五步法检查简单晶体管开关网络。

20. 下一章衔接

本章分别研究了 NMOS 和 PMOS 的开关能力。第 3 章把它们串接在 V_DD 与 GND 之间，并让同一个输入同时控制两只管。我们将不再只看输入端点的两个稳定状态，而是让输入电压从 0 连续扫到 V_DD，观察输出如何形成完整的电压传输特性、翻转点和噪声容限。

第 2 章 MOSFET 的数字开关模型