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| 中文术语 | 英文/缩写 | 初始定义 | 首次出现 |
|---|---|---|---|
| 数字信号 | digital signal | 用有限个离散符号解释的信号；其物理载体通常仍是连续变化的电压或电流 | 第 1 章 |
| 物理信号 | physical signal | 随时间变化并承载信息的物理量，数字电路中常见载体为电压、电流或电荷 | 第 1 章 |
| 逻辑 0、逻辑 1 | logic 0, logic 1 | 对两个逻辑状态的抽象表示，不等同于严格的 0 V 和
V_DD |
第 1 章 |
| 比特 | bit | 取逻辑 0 或逻辑 1 的二进制信息单位 | 第 1 章 |
| 抽象层次 | abstraction level | 为控制复杂度而选定的描述尺度，如器件、电路、逻辑、RTL 和系统层 | 第 1 章 |
| 逻辑电平 | logic level | 被电路解释为某一逻辑值的电压范围 | 第 1 章 |
| 不保证区 | undefined input range | 位于保证低输入阈值与保证高输入阈值之间、接收端不承诺判定结果的电压范围 | 第 1 章 |
| 逻辑电平恢复 | logic-level restoration | 逻辑门通过主动上拉或下拉，将合法但带有偏差的输入重新转换为接近电源端点的输出 | 第 1 章 |
| 数字开关模型 | digital switch model | 用导通/关断、有限导通电阻、阈值限制和寄生效应描述 MOSFET 的简化电路模型 | 第 2 章 |
| 强 0、强 1 | strong 0, strong 1 | 经开关传输后仍能接近相应电源轨、具有较完整电平的逻辑状态 | 第 2 章 |
| 弱 0、弱 1 | degraded 0, degraded 1 | 因阈值限制未能到达相应电源轨、噪声余量减小的逻辑电平 | 第 2 章 |
| 阈值损失 | threshold drop | 单 MOS 传输某一电平时，栅源控制电压随输出变化而减弱，造成输出距电源轨约一个阈值量级的现象 | 第 2 章 |
| 体效应 | body effect | 源体电压变化引起 MOSFET 阈值电压变化的效应 | 第 2 章 |
| 传输门 | transmission gate, TG | 由并联 NMOS 和 PMOS 及互补控制构成、可较完整传输高低电平的双向开关 | 第 2 章 |
| 导通电阻 | on-resistance | MOSFET 导通时信号通路呈现的有限等效电阻 | 第 2 章 |
| 噪声容限 | noise margin | 驱动端保证输出与接收端判定阈值之间允许的电压扰动裕量 | 第 1、3 章 |
| 互补 MOS | CMOS | 使用互补的 NMOS 与 PMOS 网络实现逻辑功能的电路技术 | 第 1、3 章 |
| 上拉网络 | pull-up network, PUN | 在满足相应输入条件时把输出连接到 V_DD 的晶体管网络 |
第 3 章（第 5 章推广） |
| 下拉网络 | pull-down network, PDN | 在满足相应输入条件时把输出连接到 GND 的晶体管网络 |
第 3 章（第 5 章推广） |
| 电压传输特性 | voltage transfer characteristic, VTC | 直流条件下输出电压随输入电压变化的关系 | 第 3 章 |
| 翻转点 | switching threshold, \(V_M\) | 反相器 VTC 上满足 \(V_{in}=V_{out}\)、上下拉电流平衡的工作点 | 第 3 章 |
| 高输出电平 | output high voltage, \(V_{OH}\) | 驱动器在高逻辑状态下的输出电压规格 | 第 3 章 |
| 低输出电平 | output low voltage, \(V_{OL}\) | 驱动器在低逻辑状态下的输出电压规格 | 第 3 章 |
| 低输入阈值 | input low voltage, \(V_{IL}\) | 接收端仍保证识别为低逻辑的最高输入电压 | 第 1 章（第 3 章详述） |
| 高输入阈值 | input high voltage, \(V_{IH}\) | 接收端开始保证识别为高逻辑的最低输入电压 | 第 1 章（第 3 章详述） |
| PVT | process, voltage, temperature | 工艺、电源电压和温度三类工作条件的合称 | 第 3 章 |
| 负载电容 | load capacitance, \(C_L\) | 输出节点上由本级寄生、互连、后级输入和外部连接共同形成的等效电容 | 第 4 章 |
| 传播延迟 | propagation delay | 输入越过规定参考点到输出越过相应参考点之间的时间 | 第 4 章 |
| 上升时间 | rise time, \(t_r\) | 信号从最终摆幅的 10% 上升到 90% 所需时间 | 第 4 章 |
| 下降时间 | fall time, \(t_f\) | 信号从最终摆幅的 90% 下降到 10% 所需时间 | 第 4 章 |
| 活动率 | switching activity, \(\alpha\) | 本讲义第 4 章中定义为每个参考周期内平均发生的 \(0\rightarrow1\) 充电次数 | 第 4 章 |
| 电容开关功耗 | capacitive switching power, \(P_{sw}\) | 逻辑节点反复给等效电容充放电而产生的平均功耗 | 第 4 章 |
| 短路功耗 | short-circuit power, \(P_{sc}\) | 输入转换期间 PMOS 与 NMOS 同时导通形成电源到地通路而产生的功耗 | 第 4 章 |
| 静态功耗 | static power, \(P_{static}\) | 电路保持稳定逻辑状态时，器件漏电流从电源取得的功耗 | 第 4 章（第 23 章复习） |
| 输入 | input | 外部或前级交给当前电路、供其判断或处理的信号 | 第 0 章 |
| 输出 | output | 当前电路按照连接与逻辑规则产生并送往外部或后级的信号 | 第 0 章 |
| 节点 | node | 同一电气网络上可讨论或测量电压的位置 | 第 0 章 |
| 真值表 | truth table | 逐行列出全部离散输入组合及每个组合对应输出的表格 | 第 0 章，第 5 章正式使用 |
| 上升沿 | rising edge | 逻辑信号从 0 变化到 1 的过渡 | 第 0 章 |
| 下降沿 | falling edge | 逻辑信号从 1 变化到 0 的过渡 | 第 0 章 |
| NAND | NAND gate | 先进行 AND 再取反；仅当全部输入为 1 时输出 0 | 第 5 章 |
| NOR | NOR gate | 先进行 OR 再取反；仅当全部输入为 0 时输出 1 | 第 5 章 |
| 对偶网络 | dual network | 在互补 CMOS 中，将器件类型替换并互换串联、并联关系得到的互补网络 | 第 5 章 |
| AOI | AND-OR-Invert | 先对输入组做 AND，再做 OR，最后取反的静态 CMOS 复合逻辑结构 | 第 5 章 |
| OAI | OR-AND-Invert | 先对输入组做 OR，再做 AND，最后取反的静态 CMOS 复合逻辑结构 | 第 5 章 |
| 扇入 | fan-in | 一个逻辑门直接接受的输入数量 | 第 5 章 |
| 逻辑努力 | logical effort | 某类逻辑门在相同输出驱动能力下，相对于参考反相器所需输入电容的度量 | 第 5 章（选学） |
| 扇出 | fan-out | 一个输出在规定性能条件下能够驱动的等效输入负载数量 | 第 4、5 章 |
| 总线 | bus | 作为一组共同传送多比特数据的信号集合 | 第 6 章 |
| 基数 | radix | 位权制中每一位可用数字的数量以及相邻位权的倍率 | 第 6 章 |
| 最高有效位 | most significant bit, MSB | 多比特位模式中权重最高的一位；在二补码中同时承担负权重 | 第 6 章 |
| 最低有效位 | least significant bit, LSB | 多比特位模式中权重最低的一位 | 第 6 章 |
| 二补码 | two’s complement | 最高位采用负权重、只有一个零并适合统一加减法的有符号整数编码 | 第 6 章 |
| 符号扩展 | sign extension | 扩宽二补码位宽时在左侧复制符号位以保持数值 | 第 6 章 |
| 有符号溢出 | signed overflow | 有符号运算真实结果超出当前二补码位宽可表示范围的状态 | 第 6 章 |
| 定点数 | fixed-point number | 通过约定固定小数位数，将整数位模式按 \(2^{-F}\) 缩放解释的数值格式 | 第 6 章 |
| BCD | binary-coded decimal | 每个十进制数字独立使用 4 bit 的编码 | 第 6 章 |
| 格雷码 | Gray code | 相邻代码只改变 1 bit 的编码 | 第 6 章 |
| 独热码 | one-hot code | 合法码中恰有 1 bit 为 1、常用于互斥状态表示的编码 | 第 6 章 |
| 布尔代数 | Boolean algebra | 对二值变量及 NOT、AND、OR 等逻辑运算进行变换和推导的代数系统 | 第 7 章 |
| 非、与、或 | NOT, AND, OR | 分别表示逻辑取反、全部条件同时成立、至少一个条件成立的三种基本逻辑运算 | 第 7 章 |
| 异或 | exclusive OR, XOR | 两个输入逻辑值不同时输出 1 的逻辑运算 | 第 7 章 |
| 同或 | exclusive NOR, XNOR | 两个输入逻辑值相同时输出 1 的逻辑运算 | 第 7 章 |
| 逻辑等价 | logical equivalence | 两个逻辑描述对全部输入组合产生相同稳定输出的关系 | 第 7 章 |
| 文字 | literal | 布尔乘积项或和项中出现的一次原变量或反变量 | 第 7 章 |
| 最小项 | minterm | 包含全部输入变量并且只在对应一行真值表中取 1 的 AND 项 | 第 7 章 |
| 最大项 | maxterm | 包含全部输入变量并且只在对应一行真值表中取 0 的 OR 项 | 第 7 章 |
| 标准与或式 | canonical sum of products, canonical SOP | 将函数输出为 1 的全部最小项进行 OR 得到的标准表达式 | 第 7 章 |
| 标准或与式 | canonical product of sums, canonical POS | 将函数输出为 0 的全部最大项进行 AND 得到的标准表达式 | 第 7 章 |
| 对偶式 | dual expression | 将表达式中的 AND 与 OR、0 与 1 分别互换后得到的表达式 | 第 7 章 |
| 卡诺图 | Karnaugh map, K-map | 按格雷码相邻关系排列真值表单元、用于合并相邻项的图形化简工具 | 第 7 章 |
| 无关项 | don’t-care condition | 由规格确认无需规定输出的输入组合，化简时可按需要视为 0 或 1 | 第 7 章 |
| 有效高、有效低 | active-high, active-low | 信号分别在逻辑 1 或逻辑 0 时表达其命名动作处于有效状态 | 第 8 章 |
| 使能 | enable | 决定模块是否执行正常功能的控制条件；禁用时输出行为由接口规格规定 | 第 8 章 |
| 译码器 | decoder | 把 \(n\) bit 二进制编号转换成 \(2^n\) 路选择输出的组合逻辑模块 | 第 8 章 |
| 编码器 | encoder | 在输入满足独热约束时，把有效输入线压缩为二进制编号的组合逻辑模块 | 第 8 章 |
| 有效位 | valid bit | 表示当前输出编号或数据是否对应有效输入的状态信号 | 第 8 章 |
| 优先编码器 | priority encoder | 多个输入同时有效时按预定优先级选择一路并输出其编号的编码器 | 第 8 章 |
| 多路选择器 | multiplexer, MUX | 根据选择信号从多路数据输入中接通一路到输出的组合逻辑模块 | 第 8 章 |
| 解复用器 | demultiplexer, DEMUX | 根据选择信号把一路数据输入送到一路被选输出的组合逻辑模块 | 第 8 章 |
| 数字比较器 | magnitude comparator | 比较两组二进制数并产生大于、等于和小于关系输出的组合逻辑模块 | 第 8 章 |
| 级联 | cascading | 按明确的选择、使能或状态传递关系连接多个小模块，以扩大位宽或通道数 | 第 8 章 |
| 和位 | sum bit | 一位二进制加法结果中权重为 \(2^i\) 的当前位输出 | 第 9 章 |
| 进位 | carry | 本位相加结果达到 2 时送往更高一位的二值信号 | 第 9 章 |
| 半加器 | half adder, HA | 相加两个输入位并输出和位与进位、没有输入进位端的组合逻辑模块 | 第 9 章 |
| 全加器 | full adder, FA | 相加两个本位输入和一个低位进位，并输出本位和与高位进位的组合逻辑模块 | 第 9 章 |
| 进位产生 | carry generate | 本位输入 \(A_i=B_i=1\)，无需输入进位便能产生输出进位的条件 | 第 9 章 |
| 进位传播 | carry propagate | 本位输入不同，使输入进位能够传递到输出进位的条件 | 第 9 章 |
| 行波进位加法器 | ripple-carry adder, RCA | 多个全加器逐位串接、进位由低位依次传到高位的多位加法器 | 第 9 章 |
| 借位 | borrow | 无符号减法中当前位不足以减去减数及输入借位时向高位借取的状态 | 第 9 章 |
| 统一加减法器 | adder-subtractor | 使用控制信号决定 \(B\) 直通或取反并设置初始进位，从而复用同一加法路径完成加减法的电路 | 第 9 章 |
| 算术逻辑单元 | arithmetic logic unit, ALU | 对操作数执行算术和逻辑功能并产生结果与状态标志的数据通路模块 | 第 9 章（第 17 章详述） |
| 先行进位 | carry lookahead | 由传播与产生条件并行组合进位、缩短逐级等待路径的加法器思想 | 第 9 章（选学） |
| 污染延迟 | contamination delay, \(t_{cd}\) | 输入开始变化后，输出仍保证保持旧值的最短时间；超过该时刻输出可能开始变化 | 第 10 章 |
| 组合路径 | combinational path | 信号从某个起点穿过一个或多个组合逻辑单元到达终点的传播路线 | 第 10 章 |
| 到达时间 | arrival time | 某次信号变化到达指定节点的时间；由起点变化时刻与沿途延迟共同决定 | 第 10 章 |
| 关键路径 | critical path | 指定起点和终点之间传播延迟最大的组合路径，决定最晚稳定时间 | 第 10 章 |
| 重汇合扇出 | reconvergent fanout | 同一信号分叉后沿不同路径传播，又在下游逻辑门重新汇合的结构 | 第 10 章 |
| 冒险 | hazard | 输入改变时，由不同路径延迟差引起输出错误暂态的结构可能性 | 第 10 章 |
| 毛刺 | glitch | 电路波形上实际出现的非预期短脉冲或额外跳变 | 第 10 章 |
| 静态 1 冒险 | static-1 hazard | 输入改变前后输出都应为 1，传播过程中却可能短暂变为 0 | 第 10 章 |
| 静态 0 冒险 | static-0 hazard | 输入改变前后输出都应为 0，传播过程中却可能短暂变为 1 | 第 10 章 |
| 动态冒险 | dynamic hazard | 输出本应只变化一次，却因多条路径的多级延迟发生多次跳变 | 第 10 章 |
| 功能冒险 | functional hazard | 两个或多个输入几乎同时变化且到达次序不同，使电路经过非预期中间输入组合而产生的暂态 | 第 10 章 |
| 惯性延迟 | inertial delay | 用于表达门对过窄输入脉冲具有过滤作用的延迟模型 | 第 10 章（选学） |
| 状态 | state | 电路对过去信息的内部保存；它与当前输入共同决定下一状态或输出 | 第 11 章 |
| 状态变量 | state variable | 用逻辑变量表示电路当前内部状态的量，本章常用 \(Q\) 表示一位状态 | 第 11 章 |
| 反馈 | feedback | 将电路输出的一部分送回前级输入，使当前输出继续参与后续状态形成 | 第 11 章 |
| 双稳态 | bistability | 电路具有两个可自我维持的稳定状态，可分别表示一位 0 和 1 | 第 11 章 |
| SR 锁存器 | set-reset latch | 由交叉耦合逻辑门构成、能够执行置位、复位和保持的一位存储元件 | 第 11 章 |
| 置位 | set | 把状态输出 \(Q\) 写成 1 的控制动作 | 第 11 章 |
| 复位 | reset | 把状态输出 \(Q\) 写成 0 的控制动作 | 第 11 章 |
| 禁止输入组合 | forbidden input combination | 使 SR 锁存器两个正常互补输出同时取相同逻辑值，并在释放时产生竞争的输入组合 | 第 11 章 |
| D 锁存器 | data latch, D latch | 在使能有效期间让 \(Q\) 跟随数据 \(D\)、使能无效期间保持状态的一位存储元件 | 第 11 章 |
| 透明期 | transparent phase | 电平敏感锁存器使能有效、输入变化能够经过传播延迟到达输出的时间区间 | 第 11 章 |
| 保持期 | hold phase | 锁存器输入写入通路关闭、反馈维持已保存状态的时间区间 | 第 11 章 |
| 电平敏感 | level-sensitive | 元件在控制信号保持某一有效电平的整个区间都允许数据影响状态 | 第 11 章 |
| 时钟 | clock, \(CLK\) | 周期性提供状态更新时间基准的控制信号 | 第 12 章 |
| 时钟周期 | clock period, \(T_{clk}\) | 时钟波形完成一次重复所需的时间 | 第 12 章 |
| 时钟频率 | clock frequency, \(f_{clk}\) | 时钟每秒重复的次数，等于时钟周期的倒数 | 第 12 章 |
| 上升沿、下降沿 | rising edge, falling edge | 信号分别从 0 变为 1、从 1 变为 0 的转换边沿 | 第 12 章 |
| 有效边沿 | active edge | 触发器用来采样输入并更新状态的时钟边沿 | 第 12 章 |
| 边沿触发 | edge-triggered | 元件只在指定时钟边沿附近采样输入，而不在整个电平区间透明 | 第 12 章 |
| 正边沿触发 | positive-edge-triggered | 在时钟上升沿采样输入并更新状态 | 第 12 章 |
| 负边沿触发 | negative-edge-triggered | 在时钟下降沿采样输入并更新状态 | 第 12 章 |
| 时钟到 Q 延迟 | clock-to-Q delay, \(t_{cq}\) | 有效时钟边沿越过参考点到触发器输出越过相应参考点的时间 | 第 12 章 |
| 同步复位 | synchronous reset | 复位请求只在有效时钟边沿被执行的复位方式 | 第 12 章 |
| 异步复位 | asynchronous reset | 复位有效时无需等待时钟边沿即可控制状态的复位方式 | 第 12 章 |
| 恢复时间 | recovery time | 异步控制解除到下一有效时钟边沿前必须保留的最小时间 | 第 12 章直观介绍，第 15 章详述 |
| 移除时间 | removal time | 有效时钟边沿之后异步控制仍需保持的最小时间 | 第 12 章直观介绍，第 15 章详述 |
| 寄存器 | register | 由共享时钟和控制信号的一组触发器构成、同时保存多 bit 数据的状态元件 | 第 12 章 |
| 并行装载 | parallel load | 在同一有效边沿同时把整条多 bit 输入总线写入寄存器 | 第 12 章 |
| 移位寄存器 | shift register | 每个时钟边沿把各位旧状态传给相邻位，从而整体移动位模式的寄存器 | 第 12 章 |
| 串行输入、串行输出 | serial input, serial output | 移位寄存器逐拍进入和离开数据链的一位端口 | 第 12 章 |
| 计数器 | counter | 在时钟边沿按规定状态序列自动更新的时序模块，常由寄存器和下一状态组合逻辑构成 | 第 13 章 |
| 同步计数器 | synchronous counter | 全部状态位由同一个时钟的同一种有效边沿启动更新的计数器 | 第 13 章 |
| 翻转条件 | toggle condition, \(T_i\) | 决定计数器第 \(i\) 位在当前有效边沿保持还是取反的逻辑条件 | 第 13 章 |
| 模 N 计数器 | modulo-\(N\) counter | 在 \(N\) 个规定状态之间循环的计数器 | 第 13 章 |
| 终点计数 | terminal count, \(TC\) | 指示计数器已经达到规定终点或将在下一边沿回卷的接口信号，具体时刻由接口定义 | 第 13 章 |
| 分频 | frequency division | 从周期输入产生较低重复频率输出的功能；输出可以是周期波形或周期事件脉冲 | 第 13 章 |
| 时钟使能 | clock enable | 不改变主时钟连线，只决定寄存器在有效边沿更新还是保持的控制信号 | 第 12、13 章 |
| 异步计数器、脉动计数器 | asynchronous counter, ripple counter | 使用前一级输出驱动后一级时钟、状态变化逐级传播的计数器 | 第 13 章 |
| 环形计数器 | ring counter | 将移位寄存器末端原值反馈到首端、让初始化位模式循环移动的计数器 | 第 13 章 |
| Johnson 计数器、扭环计数器 | Johnson counter, twisted-ring counter | 将移位寄存器末端反相值反馈到首端、形成 \(2K\) 个正常状态的 \(K\) bit 计数器 | 第 13 章 |
| 序列发生器 | sequence generator | 在连续时钟边沿按规定次序产生状态或输出的时序模块 | 第 13 章 |
| 寄存器到寄存器路径 | register-to-register path | 从一个发射寄存器的时钟端和 Q 端出发，经组合逻辑与互连，到达捕获寄存器 D 端和时钟端的同步时序路径 | 第 14 章 |
| 发射寄存器 | launch register | 在分析起始有效边沿后推出新数据的寄存器 | 第 14 章 |
| 捕获寄存器 | capture register | 在目标有效边沿采样数据路径结果的寄存器 | 第 14 章 |
| 数据到达时间 | data arrival time | 数据从规定起始事件出发，到达路径终点的时间；建立检查取最晚值，保持检查取最早值 | 第 14 章 |
| 数据要求时间 | data required time | 为满足捕获寄存器时序要求，数据最晚必须到达或最早才允许变化的时间边界 | 第 14 章 |
| 时序裕量 | timing slack | 到达时间与要求时间之间按相应检查定义的时间差；负值表示违例 | 第 14 章 |
| 建立检查 | setup check | 使用最大路径延迟，检查数据能否在目标捕获边沿的建立窗口前稳定 | 第 14 章 |
| 保持检查 | hold check | 使用最小路径延迟，检查新数据是否会在当前捕获边沿后的保持窗口内过早到达 | 第 14 章 |
| 建立关键路径 | setup critical path | 在需单周期完成的候选路径中，所需最小时钟周期最大、因而限制最高频率的路径 | 第 14 章 |
| 时钟偏斜 | clock skew, \(t_{skew}\) | 同一个名义时钟边沿到达捕获寄存器与发射寄存器的时间差；本讲义定义为 \(t_{capture}-t_{launch}\) | 第 14 章直观介绍，第 15 章详述 |
| 流水线 | pipeline | 在较长数据通路中插入寄存器，把一次组合计算分成多个时钟级以提高吞吐率的结构 | 第 14 章（选学），第 17 章详述 |
| 时钟延迟 | clock latency | 时钟边沿从规定参考点传播到某个时钟端点所需的时间 | 第 15 章 |
| 时钟抖动 | clock jitter | 实际时钟边沿相对理想时间位置的短期变化 | 第 15 章 |
| 时钟不确定性 | clock uncertainty | 为抖动、未建模变化和规定裕量预留的非负时间预算 | 第 15 章 |
| 时钟树综合 | clock tree synthesis, CTS | 在物理实现中构建和优化时钟分配网络，以控制端点延迟、偏斜、边沿质量与功耗的过程 | 第 15 章直观介绍，第 22 章详述 |
| 有用偏斜 | useful skew | 有意调整相关寄存器的时钟到达时间，把时序裕量分配给紧张路径的方法 | 第 15 章 |
| 时钟域 | clock domain | 由同一时钟及其确定关系边沿控制的一组同步状态元件与逻辑 | 第 15 章 |
| 时钟域交叉 | clock-domain crossing, CDC | 信号从一个时钟域传入与其没有固定安全采样关系的另一个时钟域 | 第 15 章 |
| 两级触发器同步器 | two-flip-flop synchronizer | 用目标时钟串联采样单比特异步电平、为第一级亚稳态提供额外解析时间的两级触发器结构 | 第 15 章 |
| 亚稳态解析时间 | metastability resolution time, \(T_{res}\) | 同步器第一级从危险采样后到下一级采样前可用于恢复到稳定逻辑电平的时间 | 第 15 章 |
| 平均无故障时间 | mean time between failures, MTBF | 统计模型中两次系统可见同步故障之间的平均时间 | 第 15 章（选学） |
| 异步复位、同步释放 | asynchronous assertion, synchronous deassertion | 复位有效时直接异步控制状态，解除时经过目标时钟同步的复位策略 | 第 12 章直观介绍，第 15 章详述 |
| 下一状态逻辑 | next-state logic | 根据当前状态和输入计算下一有效边沿应写入状态寄存器位模式的组合逻辑 | 第 16 章 |
| 输出逻辑 | output logic | 根据当前状态，或根据当前状态与输入，产生 FSM 输出的组合或寄存逻辑 | 第 16 章 |
| 状态图 | state diagram | 用状态节点、带条件的有向转移和输出标注表达 FSM 行为的图 | 第 16 章 |
| 状态表 | state table | 为每个当前状态与输入组合列出下一状态和输出的完整表格 | 第 16 章 |
| Moore 状态机 | Moore machine | 输出只由当前状态决定、满足 \(Y=G(Q)\) 的有限状态机 | 第 16 章 |
| Mealy 状态机 | Mealy machine | 输出由当前状态和当前输入共同决定、满足 \(Y=G(Q,X)\) 的有限状态机 | 第 16 章 |
| 状态编码 | state encoding | 将行为层状态名称映射为状态寄存器实际保存位模式的方法 | 第 16 章 |
| 二进制状态编码 | binary state encoding | 使用约 \(\lceil\log_2N\rceil\) 个状态位表示 \(N\) 个状态的编码方式 | 第 16 章 |
| 独热状态编码 | one-hot state encoding | 使用 \(N\) 个状态位表示 \(N\) 个状态，合法状态中恰有一位为 1 的编码方式 | 第 16 章 |
| 非法状态 | illegal state | 状态寄存器能够保存、但未分配正常行为含义的位模式 | 第 16 章 |
| 可重叠序列检测 | overlapping sequence detection | 一次匹配的后缀能够同时作为下一次匹配前缀的序列检测方式 | 第 16 章 |
| 组合逻辑 | combinational logic | 当前输出只取决于当前输入的逻辑电路抽象 | 第 1 章（第 6 章详述） |
| 时序逻辑 | sequential logic | 当前输出或下一状态同时取决于当前输入和历史状态的逻辑电路 | 第 1 章（第 11 章详述） |
| 锁存器 | latch | 由电平控制、在有效电平期间透明并在其余时间通过反馈保持状态的存储元件 | 第 11 章 |
| 触发器 | flip-flop | 在特定时钟边沿采样输入，并在边沿之间保持状态的存储元件 | 第 12 章 |
| 建立时间 | setup time | 数据在有效采样边沿之前必须保持稳定的最短时间 | 第 12 章直观介绍，第 14 章详述 |
| 保持时间 | hold time | 数据在有效采样边沿之后必须继续保持稳定的最短时间 | 第 12 章直观介绍，第 14 章详述 |
| 亚稳态 | metastability | 双稳态元件受到禁止状态释放或时序违例等刺激后暂时停留在非确定中间状态的现象 | 第 11 章直观介绍，第 15 章详述 |
| 有限状态机 | finite-state machine, FSM | 由有限状态、状态转移条件和输出规则组成的时序系统模型 | 第 16 章 |
| 寄存器传输级 | register-transfer level, RTL | 描述寄存器在时钟边沿的状态更新及寄存器之间数据运算和传输关系的硬件抽象层次 | 第 1 章（第 17、19 章详述） |
| 数据通路 | datapath | 由寄存器、MUX、ALU、比较器和总线等组成，负责保存、选择、运算与传送数据的硬件部分 | 第 17 章 |
| 控制器 | controller | 根据当前控制状态、外部输入和数据通路状态，产生每周期选择、运算和写使能的硬件部分 | 第 17 章 |
| 控制信号 | control signal | 控制器发往数据通路、用于规定选择、运算、装载、清零或使能动作的信号 | 第 17 章 |
| 状态信号 | status signal | 数据通路根据当前数据产生并反馈给控制器作转移判断的条件信号，如零、相等或终点指示 | 第 17 章 |
| 寄存器传输 | register transfer | 在规定控制条件成立的有效时钟边沿，把源数据写入目标寄存器的同步数据更新 | 第 17 章 |
| 微操作 | micro-operation | 一个时钟步骤内对寄存器数据执行的基础传送、算术、逻辑、移位或清零动作 | 第 17 章 |
| 控制字 | control word | 同一周期共同规定数据通路动作的一组控制位，通常包含写使能、MUX 选择和运算操作码 | 第 17 章 |
| 带数据通路的有限状态机 | finite-state machine with datapath, FSMD | 由 FSM 控制器与受控数据通路组成、用控制状态调度多周期数据操作的同步系统模型 | 第 17 章 |
| 资源共享 | resource sharing | 让不同周期的多个微操作复用同一运算或传送硬件，以周期和控制复杂度换取较少资源 | 第 17 章 |
| 延迟 | latency | 一项任务从规定接受事件到结果可用事件之间经历的时间或周期数 | 第 17 章 |
| 吞吐率 | throughput | 数字系统单位时间能够接受或完成的任务数量 | 第 17 章 |
| 启动间隔 | initiation interval, II | 连续两项任务被允许启动之间的最少时钟周期数 | 第 17 章 |
| 存储器 | memory | 按地址保存并提供数据字的规则化硬件结构，对外通常表现为地址、数据和控制端口 | 第 18 章 |
| 存储深度 | memory depth | 存储器能够独立寻址的数据字数量，常记为 \(D\) | 第 18 章 |
| 字宽 | word width | 每个可寻址位置保存或传送的数据位数，常记为 \(W\) | 第 18 章 |
| 字线 | word line, WL | 由地址译码产生、用于选中存储阵列某一行单元的控制线 | 第 18 章 |
| 位线 | bit line, BL | 沿存储阵列列方向传送读出信号或写入数据的导线；静态存储器常使用互补位线 | 第 18 章 |
| 只读存储器 | read-only memory, ROM | 正常工作时按地址读取固定映射、通常不通过运行接口改写的存储结构 | 第 18 章 |
| 随机存取存储器 | random-access memory, RAM | 各地址位置可通过统一接口直接读写，访问时间主要由结构而非地址顺序决定的存储器 | 第 18 章 |
| 静态随机存取存储器 | static random-access memory, SRAM | 用双稳态反馈单元保存位值、通电期间不需要周期刷新的 RAM | 第 18 章 |
| 动态随机存取存储器 | dynamic random-access memory, DRAM | 用电容电荷保存位值、读出后需要恢复且必须周期刷新的 RAM | 第 18 章 |
| 感应放大器 | sense amplifier | 检测位线上的微小信号差异并将其放大为完整逻辑电平的读出电路 | 第 18 章 |
| 预充电 | precharge | 在访问前把位线等内部节点置于规定初始电平，使后续微小变化能够稳定检测 | 第 18 章 |
| 刷新 | refresh | 周期性读取并恢复 DRAM 单元电荷，防止存储信息因漏电衰减的操作 | 第 18 章 |
| 寄存器文件 | register file | 由多个等宽寄存器组成、通过编号寻址并常提供多个并行读写端口的小型存储结构 | 第 18 章 |
| 存储端口 | memory port | 一组完成一次存储访问所需的地址、数据和控制信号；端口数决定可并行访问数量 | 第 18 章 |
| 异步读 | asynchronous read | 地址或读控制改变后，输出经组合传播延迟更新，不等待时钟边沿的读接口 | 第 18 章 |
| 同步读 | synchronous read | 在有效时钟边沿接受读请求，经过规定周期数后给出数据的读接口 | 第 18 章 |
| 同步写 | synchronous write | 只在有效时钟边沿且写条件满足时更新目标存储字的写接口 | 第 18 章 |
| 同址读写冲突 | same-address read/write collision | 同一周期的读请求与写请求访问同一地址、因而需要明确返回旧值、新值或未定义值的情况 | 第 18 章 |
| 字节写使能 | byte write enable | 按字节选择一次写操作中哪些数据通道实际更新的控制信号 | 第 18 章 |
| 分银行 | banking | 把存储空间划分为可相对独立访问的若干阵列，以提高并行性或降低单阵列负担的方法 | 第 18 章 |
| 硬件描述语言 | hardware description language, HDL | 用文本描述数字硬件结构、并行行为和时间关系，并供仿真或综合工具处理的语言 | 第 19 章 |
| SystemVerilog | SystemVerilog | 在 Verilog 基础上扩展数据类型、设计表达和验证能力的硬件描述与验证语言；本讲义使用其基础可综合子集 | 第 19 章 |
| 模块 | module | 具有明确输入输出端口并封装内部结构或行为的硬件层次单元 | 第 19 章 |
| 模块实例 | module instance | 在上层设计中放置并连接的一份具体模块硬件；每个实例拥有独立结构与信号 | 第 19 章 |
| 设计展开 | elaboration | 根据层次、实例、参数和生成结构确定最终设计规模与连接关系的构建阶段 | 第 19 章 |
| 四状态逻辑 | four-state logic | 能取 0、1、未知 x 和高阻
z 的仿真逻辑值体系 |
第 19 章 |
| 位向量 | bit vector | 把多位按确定索引打包成一个整体读写和运算的信号对象 | 第 19 章 |
| 连续赋值 | continuous assignment | 使用 assign
建立持续有效的组合驱动关系，右侧输入变化后重新计算左侧 |
第 19 章 |
| 组合过程 | combinational process | 使用 always_comb
等结构描述、应对所有可达输入路径给出当前输出的组合逻辑过程 |
第 19 章 |
| 时序过程 | sequential process | 在规定时钟或异步控制事件上更新状态、通常使用 always_ff
表达的过程 |
第 19 章 |
| 阻塞赋值 | blocking assignment | 使用
=、使同一过程后续语句立即看到本次新值的过程赋值；基础 RTL
中主要用于组合过程 |
第 19 章 |
| 非阻塞赋值 | nonblocking assignment | 使用
<=、先读取边沿前右侧再统一提交左侧新值的过程赋值；基础
RTL 中用于时序状态更新 |
第 19 章 |
| 锁存器推断 | latch inference | 组合过程未在所有路径定义输出，综合工具因需要保留旧值而生成电平敏感存储元件 | 第 19 章 |
| 参数 | parameter | 在设计展开时可由实例配置、用于决定位宽、深度或结构选择的常量 | 第 19 章 |
| 局部参数 | local parameter, localparam |
由模块内部定义且不能被实例覆盖的设计常量，常用于派生位宽和状态值 | 第 19 章 |
| 打包数组 | packed array | 声明在变量名左侧、位可以作为连续向量整体进行算术、逻辑、切片和拼接的数组维度 | 第 19 章 |
| 非打包数组 | unpacked array | 声明在变量名右侧、用于表示多个独立元素的数组维度，常用来描述存储器数据字 | 第 19 章 |
| 枚举 | enumeration | 用有意义的名称表示有限取值集合的数据类型，常用于 FSM 状态 | 第 19 章 |
| 多驱动 | multiple drivers | 同一信号由两个或更多独立来源同时驱动、需要解析规则或会造成设计错误的情况 | 第 19 章 |
| 组合环 | combinational loop | 反馈路径中没有寄存器或其他明确状态边界的组合逻辑闭环 | 第 19 章 |
| 可综合代码 | synthesizable code | 能被目标综合工具转换为有限门、寄存器、存储器或互连结构的 HDL 描述 | 第 19 章 |
| 仿真 | simulation | 按模型、事件与时间规则计算设计信号变化，用于检查功能和周期行为的过程 | 第 20 章 |
| 事件驱动仿真 | event-driven simulation | 只在信号变化影响相关表达式或过程时安排重新求值的仿真方法 | 第 20 章 |
| 增量周期 | delta cycle | 仿真时间不增加时用于逐步处理事件依赖、直至当前时间点稳定的零时间调度步骤 | 第 20 章 |
| 测试平台 | testbench | 产生输入、控制仿真、观察输出并自动判定 DUT 行为的非综合验证环境 | 第 20 章 |
| 被测设计 | design under test, DUT | 当前由测试平台施加激励并检查响应的设计模块或模块集合 | 第 20 章 |
| 激励器 | driver | 按接口协议和规定时刻把测试事务转换为 DUT 输入信号的测试平台部件 | 第 20 章 |
| 监视器 | monitor | 在规定时间或时钟事件采样 DUT 接口、形成可供检查记录的观察结果的测试平台部件 | 第 20 章 |
| 参考模型 | reference model | 根据规格独立计算期望结果、并尽量避免复制 DUT 实现结构的验证模型 | 第 20 章 |
| 检查器 | checker | 对齐实际值与期望值并自动报告通过或失败的测试平台部件 | 第 20 章 |
| 自检查测试 | self-checking test | 内含期望值与判定规则、无需人工逐周期观察波形即可报告结果的测试 | 第 20 章 |
| 竞争 | race condition | 两个并行过程在同一调度阶段读写相关信号，结果可能依赖未规定执行先后的情况 | 第 20 章 |
| 定向测试 | directed test | 为验证一条明确规格规则而人工构造输入与期望结果的测试 | 第 20 章 |
| 边界测试 | boundary test | 集中检查 0、最大值、回绕、空满、优先级和相邻状态等边界的测试 | 第 20 章 |
| 穷举测试 | exhaustive test | 遍历规定有限空间中全部输入或状态组合的测试 | 第 20 章 |
| 随机种子 | random seed | 初始化伪随机数序列、用于记录和复现随机测试输入的数值 | 第 20 章 |
| 断言 | assertion | 把当前不变量或跨周期行为规则写成可由仿真或验证工具自动检查的语句 | 第 20 章 |
| 即时断言 | immediate assertion | 执行到断言语句的当前时刻立即检查一个表达式的断言 | 第 20 章 |
| 并发断言 | concurrent assertion | 在规定采样时钟上检查同拍或跨拍时间关系的断言 | 第 20 章 |
| 覆盖率 | coverage | 记录测试过程中哪些代码结构、功能场景或属性前提已经被到达的度量 | 第 20 章 |
| 代码覆盖 | code coverage | 统计语句、分支、条件或状态转换等代码结构是否被仿真执行的覆盖类型 | 第 20 章 |
| 功能覆盖 | functional coverage | 按规格定义取值、组合和事件场景，并统计其是否在测试中发生的覆盖类型 | 第 20 章 |
| 回归测试 | regression test | 在设计或测试修改后重复运行既有测试集合，检查旧功能和历史缺陷是否重新出错 | 第 20 章 |
| 门级网表 | gate-level netlist | 由标准单元实例及其连线组成、表达综合后逻辑结构的设计表示 | 第 21 章 |
| 硬件推断 | hardware inference | 综合器从 RTL 模式识别寄存器、MUX、算术和存储结构的过程 | 第 21 章 |
| 技术映射 | technology mapping | 用目标库中的具体标准单元实现优化后通用逻辑网络的过程 | 第 21 章 |
| 时序图 | timing graph | 由时序节点和带延迟弧组成、供 STA 传播到达与要求时间的有向图 | 第 21 章 |
| 数据到达时间 | data arrival time | 数据沿时序路径实际最早或最晚到达检查端点的时间 | 第 21 章 |
| 数据要求时间 | data required time | 为满足建立或保持检查，数据在端点必须满足的最晚或最早时间边界 | 第 21 章 |
| 时序裕量 | timing slack | 到达时间与要求时间之间按检查方向计算的差值；正值通过，负值违例 | 第 21 章 |
| 最差负裕量 | worst negative slack, WNS | 某时序检查组中最严重的负裕量 | 第 21 章 |
| 总负裕量 | total negative slack, TNS | 按报告统计规则累计全部负裕量所得的违例规模指标 | 第 21 章 |
| 未约束路径 | unconstrained path | 因缺少时钟、I/O 环境或其他有效要求而无法完整进行时序判断的路径 | 第 21 章 |
| 虚假路径 | false path | 时序图上连通但经功能证明不会在相关采样关系下被使用的路径 | 第 21 章 |
| 多周期路径 | multicycle path | 按功能协议允许跨多个时钟周期完成并具有明确采样关系的路径 | 第 21 章 |
| 逻辑综合 | logic synthesis | 将 RTL 描述和约束转换为门级网表的过程 | 第 21 章 |
| 静态时序分析 | static timing analysis, STA | 不依赖功能激励向量，基于路径和时序模型检查约束的方法 | 第 14 章直观介绍，第 21 章详述 |
| 标准单元 | standard cell | 具有固定高度、经过表征并可供自动实现工具使用的逻辑单元 | 第 22 章 |
| 驱动强度 | drive strength | 标准单元给输出负载充放电的相对能力；更强驱动通常需要更大晶体管和面积 | 第 22 章 |
| 布局规划 | floorplanning | 确定 Die、Core、宏单元、I/O、通道和电源骨架的物理实现阶段 | 第 22 章 |
| 放置 | placement | 为标准单元分配物理坐标并进行合法化与局部优化的过程 | 第 22 章 |
| 布线拥塞 | routing congestion | 某物理区域的网络布线需求超过可用轨道、层和通孔资源的状态 | 第 22 章 |
| 时钟树综合 | clock tree synthesis, CTS | 插入并优化时钟缓冲和分支，把时钟送至叶节点并控制偏斜与转换时间的过程 | 第 22 章 |
| 时钟插入延迟 | clock insertion delay | 从时钟定义点到某个时钟叶节点的传播延迟 | 第 22 章 |
| 寄生提取 | parasitic extraction | 从实际版图几何生成互连电阻、电容和耦合模型的过程 | 第 22 章 |
| 串扰 | crosstalk | 相邻网络通过耦合电容影响彼此噪声或传播延迟的现象 | 第 22 章 |
| PVT 角 | PVT corner | 由工艺、电压和温度取值共同定义的器件与互连分析条件 | 第 22 章 |
| 片上变化 | on-chip variation, OCV | 同一芯片不同位置的器件和互连特性不完全一致所形成的局部变化 | 第 22 章 |
| IR drop | IR drop | 供电电流流过电源网络电阻产生的局部电压损失 | 第 22 章 |
| 电迁移 | electromigration, EM | 金属在长期高电流密度下发生材料迁移并可能失效的可靠性机制 | 第 22 章 |
| 设计规则检查 | design rule checking, DRC | 检查版图几何是否满足制造工艺宽度、间距、包围和密度等规则 | 第 22 章 |
| 版图与原理图一致性 | layout versus schematic, LVS | 比较版图提取器件/连接与参考网表是否一致的检查 | 第 22 章 |
| 工程变更 | engineering change order, ECO | 在已有实现基础上实施并跟踪局部逻辑或物理修改的受控变更 | 第 22 章 |
| 签核 | signoff | 在冻结版本和规定场景下完成时序、功耗、供电、物理规则和一致性等最终检查 | 第 22 章 |
| 活动因子 | switching activity factor | 按规定定义统计节点在单位周期内发生充电或翻转事件的平均次数 | 第 23 章 |
| 时钟门控 | clock gating | 在模块空闲时安全停止其有效时钟边沿以减少时钟树和寄存器翻转的方法 | 第 23 章 |
| 集成时钟门控单元 | integrated clock-gating cell, ICG | 在安全时钟相位锁存使能并生成无窄脉冲门控时钟的库单元 | 第 23 章 |
| 电源门控 | power gating | 使用电源开关切断空闲电源域供电以降低漏电的方法 | 第 23 章 |
| 隔离单元 | isolation cell | 电源域关闭时把跨域输出钳位到安全逻辑值的边界单元 | 第 23 章 |
| 保留寄存器 | retention register | 用常开保留电源保存必要状态、供电恢复后继续使用的寄存器 | 第 23 章 |
| 电平转换器 | level shifter | 在不同供电电压域之间转换逻辑电平并保护接收端的单元 | 第 23 章 |
| 可控制性 | controllability | 测试结构把内部节点设置为目标逻辑值的难易程度 | 第 23 章 |
| 可观测性 | observability | 内部节点响应传播到可测输出并被判定的难易程度 | 第 23 章 |
| 扫描链 | scan chain | 在测试模式把扫描触发器串联成可移入和移出内部状态的移位寄存器链 | 第 23 章 |
| 自动测试模式生成 | automatic test pattern generation, ATPG | 针对故障模型自动生成激活故障并传播其影响的测试模式 | 第 23 章 |
| 故障覆盖率 | fault coverage | 被测试模式检测的目标故障数占规定目标故障总数的比例 | 第 23 章 |
| 存储器内建自测试 | memory built-in self-test, MBIST | 在芯片内部生成存储器测试序列、比较响应并报告结果的结构 | 第 23 章 |
| 边界扫描 | boundary scan | 在 I/O 边界加入串行测试单元以控制和观察板级互连的方法 | 第 23 章 |