本课程先用第 0 章教会零基础读者看导线、0/1、真值表和波形，再进入五个模块、共 23 章的正式主线。前 16 章构成不可跳过的基础主线；第 17～23 章把逻辑知识连接到 HDL、验证与芯片实现流程，其中部分内容以概览或选学形式出现。
从输入、输出、导线和节点开始，学习逻辑 0/1、AND/OR/NOT、真值表和波形图的最基本读法。即使以前学过数字电路，只要现在对这些概念不熟，就先完成本章。
建立连续电压与离散逻辑值之间的区别，理解为什么数字系统能够容忍一定范围的模拟扰动，并认识“器件—电路—逻辑—系统—版图”的抽象层次。学完后能够说明数字电路仍然遵循模拟物理规律，以及本课程各模块之间的关系。
把已有的 MOSFET 器件知识转化为数字开关模型，理解 NMOS 与 PMOS 的导通条件、强 0/弱 1、强 1/弱 0、体效应和传输门的基本意义。学完后能够根据输入电平判断晶体管网络的导通路径和输出趋势。
理解 CMOS 反相器的晶体管级结构、五个工作区间、电压传输特性、翻转点、逻辑电平和噪声容限。学完后能够从晶体管状态解释反相器的输入输出关系，并从传输曲线读取关键静态指标。
理解负载电容的来源、上升/下降时间、传播延迟、短路功耗、动态功耗和静态功耗。学完后能够使用一阶 RC 模型估算延迟，并说明频率、电压、电容和活动率对功耗的影响。
掌握上拉网络和下拉网络的互补关系，能够从逻辑函数构造 NAND、NOR 及复合门，理解晶体管串并联、扇入和尺寸对延迟的影响。选学内容包括逻辑努力的直观概念。
用晶体管状态分析、VTC 阅读、延迟与功耗估算检查模块一；绘制“器件参数如何影响逻辑指标”的知识图。
掌握二进制、十六进制、有符号数、补码、定点数以及常见编码，能在真值表、逻辑表达式和电路框图之间转换。
掌握基本定律、德摩根定律、对偶性、最小项、最大项和标准表达式；能使用代数法和卡诺图化简 2～4 变量逻辑函数，并理解“逻辑等价”不代表物理实现完全等价。
掌握译码器、编码器、优先编码器、多路选择器、解复用器、比较器及其级联方法；能够从规格、真值表和模块连接三个层面完成设计。
理解半加器、全加器、行波进位加法器、溢出判断、加减法统一电路。选学先行进位的基本思想，不深入复杂高速加法器结构。
理解路径延迟、关键路径、静态与动态冒险、毛刺及其产生条件；能够读懂多路径传播波形，并知道同步系统为什么通常在时钟边沿采样。
完成一个 4 bit 算术逻辑单元的纸面设计，覆盖功能定义、化简、模块复用、关键路径和毛刺分析。
理解组合逻辑与时序逻辑的根本区别，掌握双稳态、SR 锁存器和 D 锁存器，理解透明期、保持期以及电平敏感的含义。
掌握边沿触发 D 触发器、使能、同步/异步复位、寄存器和移位寄存器；能够根据时钟、数据和复位波形判断寄存器输出。
掌握同步计数器、模 N 计数器、分频思想、环形计数器及基本序列发生器；理解异步脉动计数器的累计延迟问题。
理解寄存器到寄存器路径、建立时间、保持时间、时钟到 Q 延迟、组合逻辑延迟、时钟周期和最高频率之间的关系，能够完成基础建立/保持检查。
理解时钟偏斜和抖动如何改变可用时序裕量，认识亚稳态的物理来源和同步器的作用。选学平均无故障时间的定性关系，不进行器件级精确推导。
掌握 Moore 与 Mealy 状态机、状态图、状态表、状态编码、下一状态逻辑和输出逻辑；能够从文字规格设计小型同步控制器，并检查非法状态和输出毛刺。
完成一个带暂停、清零和完成指示的定时控制器，并进行状态、时序和复位行为检查。
理解寄存器、MUX、ALU、总线等数据通路部件与有限状态机控制器的分工；能够把多周期操作拆成寄存器传输步骤。
理解 ROM、SRAM、DRAM、寄存器文件的功能差异以及地址、数据和控制接口；从概念层面认识 SRAM 单元、读写过程和存储器时序，不深入存储工艺优化。
以“代码对应什么硬件”为核心，掌握模块、端口、连续赋值、组合过程、时序过程、阻塞/非阻塞赋值、参数化和基本数组。能够避免锁存器误推断、多驱动和不完整赋值。
理解事件驱动仿真、测试平台、时钟/复位激励、自检查、断言的入门用法以及功能覆盖的概念；能够为小型组合和时序模块编写可重复运行的测试。
理解 RTL 到门级网表的转换、综合约束、时序路径、建立/保持分析、时序裕量和约束缺失的风险。能读懂简化的时序报告，但不深入工具命令体系。
用 RTL 描述并验证前述时序控制器，对照框图说明综合后可能包含的寄存器、MUX 和组合逻辑。
认识标准单元、工艺库、逻辑综合、布局、时钟树综合、布线、寄生参数提取和签核之间的关系；理解 PVT 角、片上变化和物理效应为何会反映到时序分析中。
建立动态/静态功耗、时钟门控、电源门控、扫描链和制造测试的基础认识；完成贯穿式综合项目，并从功能、时序、功耗、验证和可实现性五个角度复盘。
形成完整知识地图，完成综合测验和项目说明文档。能够解释一个简单 RTL 模块如何最终变为晶体管和互连构成的芯片版图。
flowchart LR
A[器件与工艺基础] --> B[模块一：CMOS逻辑]
B --> C[模块二：组合逻辑]
C --> D[模块三：时序逻辑]
D --> E[模块四：系统与HDL]
E --> F[模块五：物理实现概览]
C --> P[贯穿式综合项目]
D --> P
E --> P
F --> P| 批次 | 内容 | 主要成果 |
|---|---|---|
| 0 | 项目初始化 | 目录、路线、进度表、术语/公式索引 |
| 1～5 | 第 1～5 章 | 器件到 CMOS 逻辑 |
| 6 | 阶段复习一 | 知识图与综合测验 |
| 7～11 | 第 6～10 章 | 组合逻辑 |
| 12 | 阶段复习二 | 4 bit ALU 纸面设计 |
| 13～18 | 第 11～16 章 | 时序逻辑与 FSM |
| 19 | 阶段复习三 | 定时控制器 |
| 20～24 | 第 17～21 章 | 系统、RTL 与验证 |
| 25 | 阶段复习四 | RTL 综合复盘 |
| 26～27 | 第 22～23 章 | 物理实现、功耗与 DFT |
| 28 | 结课复习 | 全书审查、综合测验、项目验收 |
预计共 29 个生成/复习批次。实际学习中，一章可以分为“阅读—练习—答疑”三个个人学习阶段，无需赶进度。