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阶段复习一　从器件到 CMOS 逻辑

1. 复习目标

这次复习覆盖第 1～5 章。完成后，你应能从一个晶体管级逻辑门出发，连续解释：输入电压怎样被解释为逻辑值，MOSFET 怎样形成上拉和下拉路径，输出为什么最终靠近电源轨，负载为什么带来延迟和能量消耗，以及多输入逻辑怎样由互补网络实现。

建议先闭卷完成第 4 节，再查看答案。满分 100 分，建议用时 90～120 分钟。

2. 跨章知识图

观察图 R1-1 时，从左向右追踪一个输入变化。每个框回答一个不同抽象层次的问题，箭头标出上一层的结果怎样成为下一层的条件。

第1至5章跨层知识图

图 R1-1　第 1～5 章从物理电压、器件状态到逻辑功能、延迟和功耗的连续关系

3. 五章核心检查表

层次 核心问题 你应能给出的答案
信号与接口 电压怎样代表 0/1？ 用 \(V_{IL}\)、\(V_{IH}\)、\(V_{OL}\)、\(V_{OH}\) 和噪声容限说明范围与保证
器件 MOSFET 何时导通？ 计算 \(V_{GS}\) 或 \(V_{SG}\)，并指出阈值损失和体效应趋势
反相器静态 输出最终到哪里？ 沿 PUN/PDN 路径解释 VTC、\(V_M\) 和电平恢复
反相器动态 输出多久到达？ 找 \(C_L\)、有效充放电电阻，估算 \(t_p\)、\(t_r\)、\(t_f\)
功耗 能量从哪里来？ 区分 \(P_{sw}\)、\(P_{sc}\)、\(P_{static}\)
多输入门 怎样实现逻辑函数？ 按低输出条件构造 PDN，再对偶得到 PUN并逐行验证

4. 综合测验（100 分）

A. 概念与路径判断（30 分）

1.（6 分）某接收端规定 \(V_{IL(max)}=0.30\) V、\(V_{IH(min)}=0.72\) V。判断 0.18 V、0.50 V、0.80 V 分别处于哪个输入区域，并说明“不保证区”意味着什么。 2.（6 分）NMOS 栅极为 1.0 V，有效源端从 0 V 上升，\(V_{TN}=0.30\) V。忽略体效应时，它能把高电平传到什么量级？为什么输出越接近该值，充电越慢？ 3.（8 分）画出 CMOS 反相器完整连接。分别说明输入稳定为 0、稳定为 1、缓慢经过转换区时，PUN、PDN 和电源电流的状态。 4.（10 分）写出 2 输入 NOR 的 PUN、PDN 拓扑，并逐行检查 00、01、10、11。

B. 静态指标与动态计算（35 分）

5.（8 分）某逻辑接口给出 \(V_{OH(min)}=0.93\) V、\(V_{OL(max)}=0.07\) V、\(V_{IL(max)}=0.28\) V、\(V_{IH(min)}=0.69\) V。计算 \(NM_L\) 与 \(NM_H\)，并解释两个结果。 6.（9 分）某反相器 \(R_n=5\) kΩ、\(R_p=7\) kΩ、\(C_L=24\) fF。输入近似阶跃。估算 \(t_{pHL}\)、\(t_{pLH}\)、\(t_f\) 和 \(t_r\)。 7.（9 分）某节点 \(C_L=32\) fF、\(V_{DD}=0.9\) V、\(f=400\) MHz，平均每 4 个周期发生一次 \(0\rightarrow1\)，按本书定义取 \(\alpha=0.25\)。计算 \(P_{sw}\)。 8.（9 分）第 7 题中，若把 \(V_{DD}\) 降到 0.7 V，其他条件保持，新的动态功耗是原来的多少？延迟通常朝什么方向变化？

C. 跨章分析与设计（35 分）

9.（10 分）为 \(Y=\overline{A\cdot(B+C)}\) 构造 PDN 和 PUN。指出最深 NMOS 栈、最深 PMOS 栈，并解释串联栈怎样影响尺寸和输入电容。 10.（8 分）某 2 输入 NAND 用两只同尺寸 NMOS 串联，每只等效电阻为 6 kΩ，负载为 20 fF。估算未补偿时的 \(t_{pHL}\)。若每只 NMOS 宽度增为原来的 2 倍，一阶电阻模型给出什么结果？ 11.（8 分）一位设计者只验证了逻辑真值表，就断言门电路已经完成。列出还必须检查的四项电路或实现问题，并说明每项对应前五章的哪个知识点。 12.（9 分）用 180～260 字解释：一个 2 输入 NAND 的输入从 01 变为 11 后，输出为什么会从高变低、为什么不会瞬间完成、这一变化为何消耗能量。回答中必须出现导通路径、负载电容、传播延迟和动态功耗。

展开查看答案与评分点
  1. 0.18 V 为保证低输入；0.50 V 位于不保证区；0.80 V 为保证高输入。不保证区表示接收端不承诺逻辑判定和输出行为，不能把它当作固定的第三个逻辑值。
  2. 最高输出量级为 \(V_G-V_{TN}=0.70\) V。输出升高使有效源端升高，\(V_{GS}\) 下降；接近阈值时沟道驱动减弱，充电电流下降。
  3. PMOS 源和 n 阱接 V_DD，NMOS 源和体接 GND；两栅接输入、两漏接输出。输入 0 时 PUN 有路、PDN 无路；输入 1 时相反；经过转换区时两管可能同时导通，出现从电源到地的短路电流脉冲。
  4. NOR 的 PUN 为两只 PMOS 串联，PDN 为两只 NMOS 并联。00 时 PUN 有路、Y=1；01、10、11 时 PDN 至少一支有路、Y=0。每行只有一个网络形成完整路径。
  5. \(NM_L=0.28-0.07=0.21\) V；\(NM_H=0.93-0.69=0.24\) V。前者是低输出向上扰动仍能保证识别为低的裕量，后者是高输出向下扰动仍能保证识别为高的裕量。
  6. \(R_nC_L=120\) ps，\(R_pC_L=168\) ps。因此 \(t_{pHL}=82.8\) ps，\(t_{pLH}=115.9\) ps，\(t_f=264\) ps，\(t_r=369.6\) ps。
  7. \(P_{sw}=0.25\times32\times10^{-15}\times0.9^2\times400\times10^6=2.592\) μW。
  8. 比值为 \((0.7/0.9)^2=0.6049\)，新功耗约为 1.568 μW。降低电源会削弱驱动电流，传播延迟通常增大。
  9. PDN 为 A 控制 NMOS 与 B、C 并联 NMOS 组串联；PUN 为 A 控制 PMOS 支路与 B、C 串联 PMOS 支路并联。最深 NMOS 栈和 PMOS 栈均为 2。增宽串联管可降低电阻，同时增大驱动它们的前级输入电容和本级寄生。
  10. 未补偿总电阻约 12 kΩ，\(t_{pHL}\approx0.69\times12\text{k}\Omega\times20\text{ fF}=165.6\) ps。宽度加倍后每只约 3 kΩ，两只合计约 6 kΩ，估算延迟为 82.8 ps；输入和扩散电容同时增加。
  11. 可列：静态电平与噪声容限（第 1、3 章）；PUN/PDN 是否悬空或直通（第 3、5 章）；负载和传播延迟（第 4 章）；动态、短路与漏电功耗（第 4 章）；PVT 和尺寸变化（第 3～5 章）；体端和阈值效应（第 2 章）。答出任意四项并说明关系即可。
  12. 参考答案：初态 01 时，A 控制的 PMOS 导通，串联 NMOS 下拉路径被 A 控制管截断，输出被充到高电平。A 由 0 变为 1 后，两只 NMOS 都导通，输出通过串联 PDN 向 GND 放电，同时 PUN 两支均断开。输出节点带有本级扩散、互连和后级栅输入形成的负载电容，NMOS 电流有限，因此电荷需要一段时间才能释放，输入 50% 点到输出 50% 点形成传播延迟。电容原有储能在下拉通路中耗散；下一次输出由 0 充到 1 时，电源提供约 \(C_LV_{DD}^2\) 的循环能量，重复切换形成动态功耗。

5. 评分与薄弱点诊断

得分 状态 建议
85～100 可以进入模块二 记录错题后开始第 6 章
70～84 基础可用但有断点 按下表复习对应章节，再重做错题
50～69 跨章连接不足 回看知识图，分静态、动态、逻辑网络三组复习
0～49 核心模型尚未稳定 从第 1、2 章重新建立电平与开关路径，再依次推进
错题 主要薄弱点 回看内容
1、5 电平范围、接口和噪声容限 第 1、3 章
2、3 MOS 导通、反相器路径和转换区 第 2、3 章
6～8 RC 延迟、能量和功耗 第 4 章
4、9、10 PUN/PDN、串并联和尺寸 第 5 章
11、12 跨层综合解释 第 1～5 章知识链
阶段复习薄弱点诊断流程

图 R1-2　根据错题类别定位知识断点，并以“复习—重做—复述”闭环确认掌握

6. 学习记录

完成后在 学习进度.md 记录总分、错题编号、错误原因和修正后的理解。重做时不要只记答案；应重新画路径、写公式并用自己的话解释因果链。

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