结课综合测验　数字集成电路基础

3. 答案与评分要点

题 1

NAND 下拉为两个 NMOS 串联，上拉为两个 PMOS 并联。只有 A=B=1 时下拉完整导通、输出 0；其余输入至少一个 PMOS 导通且串联下拉断开，输出 1。（5 分）

\(P_{switch}=\alpha C_LV_{DD}^2f\)；四个变量为活动率、有效负载电容、供电电压和频率。（3 分）慢边沿延长门处于中间电平的时间，减小瞬时驱动并延长上下拉同时导通窗口，因此延迟和短路能量都可能增加。（2 分）

题 2

\[F=B+A\overline B=A+B.\]

用 \(A\) 作选择端：\(A=0\) 时 \(F=B\)，所以 \(D_0=B\)；\(A=1\) 时 \(F=1\)，所以 \(D_1=1\)。真值、化简、MUX 连接和说明各占相应分值。（8 分）

题 3

数值和为 \(0x145\)，8 bit 和为 0x45，最高进位 1。（4 分）按二补码，0xD7=-41，0x6E=110，结果 69，可由 0x45 表示；异号相加不产生二补码溢出。（3 分）行波结构每位进位依赖前一位，最坏情况下进位从 LSB 逐级传播到 MSB，逻辑级数随位数增长。（3 分）

题 4

\[S_{setup}=1000+30-40-90-70-760=70\ \text{ps},\]

\[S_{hold}=25+35-30-35-15=-20\ \text{ps}.\]

建立通过、保持违例。（8 分）增大周期直接增加基本 setup 可用时间，不修复同一边沿 hold。（2 分）保持足够久的单比特异步电平可用两级同步器；第一级只供第二级采样，不直接驱动功能逻辑。（2 分）

题 5

数据通路至少含输入/样本寄存器、累加寄存器、加法器和 2 bit 计数器；控制器可用 IDLE、RUN、DONE。IDLE 接受 start 并清和/计数，启动边沿是否采首样本必须明确；RUN 每个有效拍累加并计数，第四个样本后转 DONE；DONE 持续一拍，done=1，再回 IDLE。busy 只在 RUN 为 1。结构、状态、逐拍边界、输出定义和异常/复位各占分。（10 分）

题 6

容量 \(1024\times24=24576\) bit，即 3072 byte；地址 10 bit。（4 分）上升沿采样写使能、地址和写数据；同步读在边沿采样地址，读数据在边沿后有效；同址冲突语义要明确。（3 分）组合块完整赋值避免因保留旧值推断锁存器；非阻塞赋值让同一边沿的寄存器统一读取旧状态并在之后更新。（3 分）

题 7

仿真可含正常四样本、全零、全最大值、随机、忙时 start、复位打断；断言可检查 done |-> !busy、启动后规定拍数内完成、busy 时 start 不重启；综合检查无锁存器/多驱动/截断、寄存器与加法器位宽、FSM 可达性、警告归因；STA 检查时钟、I/O 最大最小延迟、不确定性、setup/hold、未约束端点、例外与 CDC。按数量、针对性和自动判定评分。（12 分）

题 8

布局规划输出 Core/宏/I/O/电源骨架；放置输出合法标准单元坐标；CTS 输出缓冲时钟树和真实叶节点延迟；布线输出合法金属/通孔几何；提取输出 RC/耦合；签核输出多场景时序、功耗/IR/EM、DRC/LVS 等结论。布线绕行、通孔、耦合和实际负载可让网络延迟超过放置估计，建立裕量转负。（10 分）

题 9

时钟门控减少空闲翻转，唤醒快，但增加 ICG、门控时序和测试旁路；电源门控降低漏电，但增加开关、隔离、保留和唤醒延迟。（4 分）扫描时先移入内部状态，切回功能模式捕获组合响应，再移出比较；它提高内部节点可控制性和可观测性。（4 分）

题 10

功能证据可含回归/断言/覆盖；时序含约束覆盖、setup/hold、CDC；功耗含活动率、平均/峰值、IR/EM/热；测试含扫描链、ATPG 故障覆盖、MBIST；实现制造含面积拥塞、DRC/LVS、等价与签核。冻结版本保证结论所检查的 RTL、网表、约束、版图、寄生和库相互对应，避免用旧报告证明新设计。（10 分）