阶段复习四　RTL、综合与基础验证

5. 综合测验答案

题 1

1. 数据通路包含 A、B 和结果寄存器，加法器，以及在不同数据来源之间选择的 MUX。寄存器保存跨周期数据，运算器完成变换。（3 分）
2. 至少需要 A 装载使能、结果寄存器使能、输出寄存器使能或输出选择，以及反映当前阶段的控制。若 B 也需内部保存，还要 B 装载使能。（3 分）
3. 接口要明确“仅空闲时接受 start”，最好给出 ready，以 start && ready 定义一次接收。没有 ready 时，也必须规定忙时脉冲被忽略并由上游保证重试。（2 分）

题 2

总容量为

\[768\times20=15360\ \text{bit}.\]

因为 \(2^9=512<768\le 1024=2^{10}\)，地址至少 10 bit；未使用编码为 \(1024-768=256\) 个。（4 分）

同步读表示地址在有效边沿被存储器采样，读数据在边沿后经过存储器延迟出现。控制器应把“发出地址”和“消费数据”分成满足该接口契约的周期。（2 分）

读写同址时必须规定读优先、写优先、保持旧输出或结果未定义中的哪一种，并与目标存储宏、RTL 模板和仿真模型保持一致。（2 分）

题 3

1. en=0 时 y 没有赋值，需要保存旧值，因此组合块会推断锁存器。可在块开头给 y 默认值，或写完整 if/else；具体默认值应按功能规格确定。（4 分）

2. 时序块用阻塞赋值会让后一句在过程执行顺序上看到“新 q”，容易把并行触发器误写成程序式更新。应写：

   always_ff @(posedge clk) begin
       q <= d;
       r <= q;
   end

   这样两者在同一边沿采样，r 得到边沿前的旧 q。（4 分）

3. 最大和为 510，需要 9 bit。应先把操作数显式零扩展到 9 bit，再相加，避免表达式在 8 bit 宽度中先截断。（2 分）

题 4

1. 测试平台和 DUT 可能在同一仿真时间槽的活动区执行，先后次序不应作为功能契约。于是 DUT 可能看到旧输入或新输入，检查也可能读到尚未完成非阻塞更新的旧输出。（3 分）
2. 一种策略是在下降沿驱动输入，在下一上升沿让 DUT 采样，再等待一个微小采样偏移或使用 clocking block 的采样区检查输出。关键是驱动、采样和检查具有固定顺序。（3 分）
3. 场景可包括：连续无停顿传输；ready=0 造成背压并检查输入保持；单笔传输；边界操作数；复位时有未完成事务；随机 valid/ready；连续最大值；空闲间隔。任选四类且检查点明确得 4 分。（4 分）

题 5

1. RAM 变触发器可能来自不匹配目标库的读写模板、异步读、复位每个存储字或端口数量不支持；未连接输出可能是废弃端口或连接遗漏；不可达状态可能是状态转移缺失或综合优化掉死分支；锁存器来自组合赋值不完整。（4 分）
2. 四类现象都不能只凭名称直接忽略。逐条追到 RTL 和规格，确认是错误就修复；确认是有意未使用或工具信息性提示时，记录原因并采用窄范围抑制。复跑后检查警告清单是否只剩已审查项目。（3 分）
3. RTL 功能仿真主要检查所施加激励下的行为，不会证明目标 RAM 被正确推断，也不会自动覆盖不可达状态、悬空接口、约束缺失和门延迟。（3 分）

题 6

建立到达时间为

\[A_{setup}=L+t_{cq,max}+t_{data,max}=40+65+690=795\ \text{ps}.\]

建立要求时间为

\[R_{setup}=C+T-t_{setup}-U_{setup}=70+900-75-35=860\ \text{ps}.\]

所以

\[S_{setup}=R-A=860-795=+65\ \text{ps},\]

建立通过。（5 分）

保持到达时间为

\[A_{hold}=L+t_{cq,min}+t_{data,min}=40+25+20=85\ \text{ps}.\]

保持要求时间为

\[R_{hold}=C+t_{hold}+U_{hold}=70+30+10=110\ \text{ps}.\]

所以

\[S_{hold}=A-R=85-110=-25\ \text{ps},\]

保持违例。（4 分）

负裕量集合中，WNS 为 \(-80\) ps，负裕量简单求和为 \(-25-80-10=-115\) ps，负裕量端点数为 3。（3 分）

周期增加 100 ps 后，建立要求时间增加 100 ps，建立裕量变为 +165 ps；基本单周期保持检查仍围绕同一捕获边沿，保持裕量仍为 -25 ps。（2 分）

题 7

1. 不能。未约束端点没有完整 required time，必须补充约束或证明它们属于经过审查的功能例外。（2 分）
2. 要回答：这条结构路径在所有合法功能模式下是否真的不会传递需采样的数据；切断它是否会遮住任何真实的建立或保持检查。（2 分）
3. 多周期建立会改变捕获边沿关系；如果保持关系没有配套审查，工具可能检查错误的保持边沿或放松本应存在的保护。必须按协议实际发射和采样边沿成对定义。（2 分）
4. STA 检查给定时钟关系下的延迟，不会证明异步采样不会亚稳，也不会证明多位数据一致。保持足够久的单比特电平可用两级同步器；多比特数据通常用保持数据加握手或异步 FIFO。（4 分）

题 8

1. 8 个地址需要 3 bit。最大和为 \(8\times255=2040\)，而 \(2^{10}=1024<2040<2048=2^{11}\)，所以累加寄存器至少 11 bit；使用 12 bit 也安全，但应说明多出的一位不是必需位。（4 分）
2. 数据通路包含地址寄存器、同步读存储器、读数据、零扩展加法器和累加寄存器；控制器保存状态，产生地址更新、累加使能、busy 和 done。结构关系见图 R4-2。（5 分）
3. 可使用 IDLE、READ、ADD、DONE。IDLE 接收 start，清零地址和 sum；READ 给出/保持当前地址并让存储器在边沿采样；ADD 使用边沿后已稳定的读数据更新 sum。若地址不是 7，则地址加一并回 READ；若地址为 7，则转 DONE。DONE 保持结果并持续一拍，然后回 IDLE。同步读的地址采样和数据产生存在周期边界，不能把软件式“给地址后立即取数据”套进同一边沿。（7 分）
4. 组合块先给下一状态、下一地址、下一 sum 默认保持值，再按状态覆盖；必须完整覆盖所有状态并给非法状态回 IDLE。时序块只在上升沿用非阻塞赋值更新状态和寄存器；同步复位最高优先级。结束条件在 ADD 中以旧地址 addr==3'd7 判断。（5 分）
5. 自检参考模型直接对初始化的 8 个字求整数和，在 done 时比较 sum，同时检查 busy/done 周期。用例包括全零结果 0、全 255 结果 2040、递增数据、随机数组、忙时重复 start 不重启、处理中复位立即回空闲并清结果。还应设置超时，避免 DUT 卡死时测试永不结束。（5 分）
6. 检查 RAM 是否按目标模板推断，状态机和加法位宽是否正确，无意外锁存器、多驱动、截断和未知警告；建立时钟、输入/输出最大最小延迟与不确定性；检查所有时序组的 setup/hold、WNS/TNS、未约束路径；逐条归因例外和警告，并在修复后重跑功能回归。（4 分）