第 5 章　静态 CMOS 逻辑门

本章不要先背 NAND、NOR 的晶体管图。固定按“什么输入条件要把输出拉低 → 画 NMOS 通路 → 再画互补 PMOS 通路”的顺序学习。

1. 本章要解决的问题

反相器只能完成“输入取反”。数字系统还需要判断多个条件，例如“两个条件都满足”“至少一个条件满足”以及“某组条件满足时输出变低”。怎样把这样的逻辑要求直接变成 PMOS 和 NMOS 的连接关系？怎样检查电路对每一种输入都能输出正确电平，而且不会把电源与地同时接通？

本章把反相器扩展成静态互补 CMOS 逻辑门。核心方法只有两步：先根据“输出何时为 0”构造 NMOS 下拉网络，再把串联和并联互换，得到互补的 PMOS 上拉网络。NAND、NOR 和复合门都来自这套方法。

2. 与第 4 章的联系

第 4 章说明，门的速度由导通电阻和负载电容共同决定。多输入逻辑门会把晶体管串联或并联：串联增加最坏情况下的导通电阻，更多晶体管也会增加输入电容、输出寄生电容和内部节点电容。

因此，本章同时回答两个层面的问题：在逻辑层，晶体管网络实现什么函数；在电路层，它的串并联结构怎样影响延迟、面积和功耗。

3. 前置知识快速检查

NMOS 输入为逻辑 1 时倾向于导通，PMOS 输入为逻辑 0 时倾向于导通，对吗？
CMOS 反相器的上拉网络和下拉网络分别连接哪个电源轨？
两个电阻串联时，总电阻怎样变化？两个电容并接到同一输出节点时，总负载怎样变化？
第 4 章的一阶传播延迟与 \(R_{eq}\)、\(C_L\) 有什么关系？

若第 1、2 题不确定，先复习第 2 章开关模型和第 3 章图 3-1。若第 4 题不确定，先回看第 4 章的 \(t_p\approx0.69R_{eq}C_L\)。本章会反复使用这两个基础。

4. 学习目标

完成本章后，你应能够：

用普通语言和真值表解释 AND、OR、NOT、NAND、NOR；
说明 NMOS 串联、并联分别对应什么导通条件；
从输出为 0 的条件构造下拉网络（PDN）；
由下拉网络得到互补的上拉网络（PUN）；
画出 2 输入 NAND、2 输入 NOR、AOI21 和 OAI21 的晶体管级电路；
逐个输入组合检查输出是否连接到且只连接到一个电源轨；
解释静态 CMOS 为什么天然适合实现“带反相”的逻辑函数；
估算串联晶体管对等效电阻和传播延迟的影响；
说明扇入、器件尺寸、输入电容、输出寄生与功耗之间的权衡；
识别输出悬空、上下拉同时导通和网络不互补三类拓扑错误。

5. 先补足最少的逻辑语言

本章只使用五种基本逻辑关系。第 7 章会系统介绍布尔代数和化简规则。

NOT：取反。若输入为 0，输出为 1；若输入为 1，输出为 0。写作 \(Y=\overline{A}\) 或 \(Y=\neg A\)。
AND：所有条件都为 1 时结果才为 1。写作 \(A\cdot B\) 或 \(A\land B\)。
OR：至少一个条件为 1 时结果为 1。写作 \(A+B\) 或 \(A\lor B\)。
NAND：先 AND，再取反。写作 \(Y=\overline{A\cdot B}\)。
NOR：先 OR，再取反。写作 \(Y=\overline{A+B}\)。

真值表（truth table）把所有输入组合逐行列出，再写出每一行的输出。两个二值输入共有 \(2^2=4\) 种组合：00、01、10、11。

\(A\)	\(B\)	\(A\cdot B\)	\(A+B\)	\(\overline{A\cdot B}\)	\(\overline{A+B}\)
0	0	0	0	1	1
0	1	0	1	1	0
1	0	0	1	1	0
1	1	1	1	0	0

这里的 + 表示逻辑 OR，不是普通加法；· 表示逻辑 AND，不是模拟电压相乘。

6. 静态互补 CMOS 的正确性条件

一个静态互补 CMOS 门包含两个网络：

上拉网络（PUN）：由 PMOS 构成，导通时把输出连接到 V_DD；
下拉网络（PDN）：由 NMOS 构成，导通时把输出连接到 GND。

对于每个稳定、合法的输入组合，正确电路应满足：

输出需要为 1 时，PUN 有导通路径，PDN 没有导通路径；
输出需要为 0 时，PDN 有导通路径，PUN 没有导通路径；
不允许两个网络都关断，否则输出悬空并保留不受保证的旧电荷；
不允许两个网络在稳定状态都导通，否则形成 V_DD 到 GND 的直流通路。

输入转换期间可能短暂出现两管共同导通，这对应第 4 章的短路功耗。这里的正确性条件针对输入已经稳定后的静态状态。

7. NMOS 网络：串联表示“同时满足”，并联表示“任一满足”

NMOS 在栅输入为 1 时导通。由此可以直接读出网络条件：

两只 NMOS 串联：从输出到 GND 的完整路径要求两只管都导通，所以条件是 \(A\cdot B=1\)；
两只 NMOS 并联：任一支路导通即可把输出接到 GND，所以条件是 \(A+B=1\)。

观察图 5-1 时，不要先背逻辑符号。用手指从输出沿网络走向 GND：串联路径的每一道“门”都要打开；并联路径只需找到一条打开的支路。

图 5-1　NMOS 串联要求 A、B 同时为 1；NMOS 并联只要求 A、B 至少一个为 1

这条关系给出构造下拉网络的直接方法：把“输出应该为 0 的条件”写出来；条件中的 AND 用 NMOS 串联，OR 用 NMOS 并联。

立即检查：若输出在 \(A=1\) 或 \(B=1\) 时都应被拉低，下拉网络应串联还是并联？答案是并联，因为任一输入为 1 都要形成通路。

8. PMOS 网络：导通条件相反，拓扑与 PDN 对偶

PMOS 在栅输入为 0 时导通。直接从复杂逻辑式构造 PMOS 网络容易混乱，稳定的方法是先完成 PDN，再构造它的对偶网络：

每只 NMOS 换成由同一输入控制的 PMOS；
NMOS 的串联换成 PMOS 的并联；
NMOS 的并联换成 PMOS 的串联；
PDN 接 GND，PUN 接 V_DD，两者在输出汇合。

串并联互换后，PUN 恰好在 PDN 断开时提供上拉路径。这个结构对应德摩根关系，但本章先从晶体管导通条件理解；第 7 章再用布尔代数形式化。

9. 2 输入 NAND 门

NAND 的输出只在 \(A=1\) 且 \(B=1\) 时为 0：

\[ Y=\overline{A\cdot B} \]

9.1 构造 PDN

输出为 0 的条件是 \(A\cdot B=1\)，所以用两只 NMOS 串联。只有 A、B 同时为 1，输出到 GND 的路径才完整。

9.2 构造 PUN

把串联 NMOS 的对偶结构放到上方：两只 PMOS 并联。只要 A 或 B 至少有一个为 0，就至少有一只 PMOS 导通，输出被拉高。

图 5-2 用绿色区域表示 PUN、蓝色区域表示 PDN。右侧真值表列出每个输入组合下哪一个网络形成完整路径，与左侧拓扑逐行对应。

图 5-2　2 输入 NAND：下拉网络为串联 NMOS，上拉网络为并联 PMOS

\(A\)	\(B\)	PUN 是否有路	PDN 是否有路	\(Y\)
0	0	有，两支均可	无	1
0	1	有，A 支路	无	1
1	0	有，B 支路	无	1
1	1	无	有，串联路径	0

10. 2 输入 NOR 门

NOR 的输出在 A 或 B 任一为 1 时变为 0：

\[ Y=\overline{A+B} \]

10.1 构造 PDN

输出为 0 的条件是 \(A+B=1\)，所以用两只 NMOS 并联。A 或 B 任一为 1，都能形成下拉路径。

10.2 构造 PUN

并联 NMOS 的对偶是串联 PMOS。只有 A、B 都为 0，两只 PMOS 才同时导通并把输出拉高。

图 5-3　2 输入 NOR：下拉网络为并联 NMOS，上拉网络为串联 PMOS

\(A\)	\(B\)	PUN 是否有路	PDN 是否有路	\(Y\)
0	0	有，串联路径	无	1
0	1	无	有，B 支路	0
1	0	无	有，A 支路	0
1	1	无	有，两支均可	0

NAND 与 NOR 的区别来自“输出何时为 0”：NAND 要求所有输入为 1 才下拉，因此 PDN 串联；NOR 只需任一输入为 1 就下拉，因此 PDN 并联。

11. 为什么静态 CMOS 天然实现带反相的函数

PDN 描述的是输出被拉低的条件。若 PDN 的导通函数记为 \(F(A,B,\ldots)\)，那么输出逻辑是

\[ Y=\overline{F(A,B,\ldots)} \]

所以串联 NMOS 直接得到 NAND，而不是 AND；并联 NMOS 直接得到 NOR，而不是 OR。若需要 AND 或 OR，可以在 NAND 或 NOR 后面再接一级反相器：

\[ A\cdot B=\overline{\overline{A\cdot B}} \]

\[ A+B=\overline{\overline{A+B}} \]

多一级反相器会增加晶体管、输入负载、延迟和功耗。实际设计常优先使用能够直接完成所需“与—或—反相”结构的复合门。

12. 从逻辑条件构造复合门：AOI21

考虑函数

\[ Y=\overline{A\cdot B+C} \]

它称为 AOI21：先把 A、B 做 AND，再与 C 做 OR，最后反相；数字 21 表示一个二输入组和一个单输入组。

12.1 先画 PDN

输出为 0 的条件是

\[ A\cdot B+C=1 \]

因此：A、B 两只 NMOS 串联形成一条支路；C 控制的 NMOS 形成另一条支路；两条支路并联。

12.2 再画 PUN

对 PDN 做对偶：A、B 的并联 PMOS 作为一组，再与 C 控制的 PMOS 串联。PUN 的导通条件是 \((\overline A+\overline B)\cdot\overline C\)，正好对应输出为 1 的条件。

图 5-4 从表达式逐步连接到 PDN、PUN 和完整门。读图时先处理括号内的 \(A\cdot B\)，再处理外层的 +C。

图 5-4　AOI21：由低输出条件 \(A\cdot B+C\) 构造 PDN，再通过串并联互换得到 PUN

13. OAI21：换一种括号，拓扑就会改变

考虑

\[ Y=\overline{(A+B)\cdot C} \]

它称为 OAI21：A、B 先 OR，再与 C 做 AND，最后反相。

PDN 中，A、B 两只 NMOS 并联，然后与 C 控制的 NMOS 串联。PUN 是对偶结构：A、B 两只 PMOS 串联形成一支，与 C 控制的 PMOS 支路并联。

AOI21 与 OAI21 使用相同输入和相同晶体管数量，但括号不同，网络拓扑和真值表都不同。构造时必须保留运算分组，不能只看出现了几个 AND 和 OR。

14. 一套可重复的设计与检查流程

面对一个静态 CMOS 逻辑函数，可按以下顺序工作：

列出输入和目标输出：先用真值表或清楚的条件句确定规格。
找低输出条件：写出 \(Y=0\) 时哪些输入组合成立。
构造 PDN：AND 变串联 NMOS，OR 变并联 NMOS。
构造 PUN：每只 NMOS 换成 PMOS，串联与并联互换。
检查四类问题：每个输入组合下，是否恰有一个网络提供完整路径；是否有悬空、直通或错误电源轨。
检查动态代价：找最深串联栈、输出寄生、内部节点和每个输入所驱动的栅电容。
再考虑尺寸：按最坏导通路径补偿电阻，同时评估前级负载和面积。

图 5-5 把这套流程压缩成一条从逻辑规格到电路检查的链，适合在做题时反复使用。

图 5-5　从低输出条件构造 PDN、对偶得到 PUN，再用全部输入组合和动态代价复核

15. 扇入与晶体管数量

扇入（fan-in）是一个逻辑门直接接收的输入数量。2 输入 NAND 的扇入为 2，4 输入 NOR 的扇入为 4。

静态互补 CMOS 的每个输入通常同时控制一只 NMOS 和一只 PMOS。一个 \(N\) 输入 NAND 或 NOR 因而需要约 \(2N\) 只晶体管；若还要得到非反相 AND 或 OR，再增加一个 2 管反相器。

扇入增加会带来多方面代价：

串联栈可能更深，最坏导通电阻增大；
内部扩散节点增多，寄生电容增加；
每个门的版图更复杂；
输出扩散电容和输入电容随尺寸方案改变；
不同输入到输出的延迟可能不再相同。

因此，大扇入逻辑不一定适合做成单个门。把它分解成多级小扇入门可能更快，也可能更慢；需要比较级数、每级负载和串联栈深度。

16. 串联晶体管为什么更慢

用第 4 章的一阶模型，\(k\) 只相同尺寸的导通晶体管串联时，可先估算

\[ R_{stack}\approx kR_{unit} \]

\(R_{stack}\) 和 \(R_{unit}\) 的单位都是 Ω，\(k\) 无量纲。对应最坏路径延迟近似为

\[ t_p\approx0.69R_{stack}C_L \]

例如，2 输入 NAND 的最坏下拉路径包含两只串联 NMOS。若每只都与参考反相器 NMOS 同尺寸，简单电阻模型给出约 \(2R_n\) 的下拉电阻，输出高到低的延迟倾向于增大。

真实串联栈并不等同于几个固定电阻直接相加。内部节点电压改变每只管的 \(V_{GS}\)、\(V_{DS}\) 和体效应，寄生电容也参与瞬态过程。一阶式用于判断方向和数量级。

17. 尺寸补偿：降低电阻会增加电容

在一阶近似中，MOSFET 导通电阻大致与宽度成反比：

\[ R_{on}\propto\frac{1}{W} \]

若希望两只串联 NMOS 的总电阻接近一只参考 NMOS，可以把每只串联管的宽度先估为参考宽度的约 2 倍。对 \(k\) 只串联管，最初估算为

\[ W_{stack}\approx kW_{ref} \]

这不是固定版图规则，而是便于起步的一阶尺寸估算。增宽后会同时发生：

每只管的导通电阻下降；
输入栅电容增大，使前级更慢；
扩散电容和面积增大；
动态开关能量与漏电通常增加。

对 2 输入 NAND，最坏下拉路径是两只 NMOS 串联；最坏上拉路径通常只有一只 PMOS 导通。对 2 输入 NOR，最坏上拉路径是两只 PMOS 串联；最坏下拉路径通常只有一只 NMOS 导通。因此，同样扇入下，NOR 的上拉尺寸和输入电容常更不利，特别是 PMOS 本来就需要较大宽度时。

18. 内部节点和输入顺序

串联栈之间存在内部节点。这些节点也有扩散电容，并可能保留上一次状态的电荷。不同输入到达的先后顺序会改变哪些内部节点需要充放电，从而影响延迟和能量。

例如 NAND 的两个串联 NMOS 中，靠近输出的晶体管与靠近 GND 的晶体管在版图和动态作用上并不完全等价。若一个较晚到达的关键输入控制不同位置，输出响应和内部节点活动可能改变。

基础逻辑判断只关心最终输入组合，所以可以把同类串联管视为可交换；速度和功耗优化需要回到电路层，结合输入到达时间、内部电容和工艺模型分析。

19. 选学：逻辑努力的直观概念

先修知识：理解第 4 章的负载、传播延迟，以及本章的输入电容和串联栈。

逻辑努力（logical effort）用一个相对量描述某种门在提供相同输出驱动时，比参考反相器需要多大的输入电容。直观上，串联晶体管需要增宽才能补偿电阻，增宽又提高输入电容，所以 NAND、NOR 驱动同一负载时通常比反相器付出更大的输入代价。

本课程只使用这个直觉：反相器是高效基准；串联栈越不利，为获得相近驱动所需的输入电容通常越大。具体逻辑努力数值、最优级努力和路径优化属于进阶内容。

20. 完整例题

例题 1：从真值条件构造 NAND

设计一个输出仅在 \(A=B=1\) 时为 0 的静态 CMOS 门。

步骤 1：写低输出条件。

\[ Y=0\quad\text{当且仅当}\quad A\cdot B=1 \]

步骤 2：构造 PDN。

AND 条件要求 A、B 控制的 NMOS 串联。

步骤 3：构造 PUN。

对偶后，A、B 控制的 PMOS 并联。

步骤 4：逐行检查。

11 时只有 PDN 完整，输出为 0；00、01、10 时至少一只 PMOS 导通，而且串联 PDN 断开，输出为 1。因此

\[ Y=\overline{A\cdot B} \]

变式：若希望得到 \(A\cdot B\)，在 NAND 后接一个反相器。

例题 2：构造 \(Y=\overline{A+B\cdot C}\)

步骤 1：读取低输出条件。

PDN 应在 \(A=1\)，或 \(B=C=1\) 时导通。

步骤 2：构造 PDN。

A 控制的单 NMOS 支路，与 B、C 两只串联 NMOS 支路并联。

步骤 3：构造 PUN。

把 PDN 对偶化：A 控制的 PMOS 与 B、C 两只并联 PMOS串联。

步骤 4：抽查关键组合。

100：A 支路下拉，输出 0；
011：B、C 串联支路下拉，输出 0；
010：两条 PDN 支路都不完整，PUN 中 A 与 C 控制的 PMOS 构成上拉路径，输出 1；
000：PDN 断开，PUN 有路，输出 1。

变式：若表达式改为 \(\overline{(A+B)\cdot C}\)，括号改变后，PDN 应改为 A、B 并联组与 C 串联。

例题 3：估算 NAND 的下拉尺寸和延迟趋势

参考反相器 NMOS 宽度为 \(W_n=1\ \mu\text{m}\)，等效导通电阻为 \(R_n=6\ \text{k}\Omega\)。设计 2 输入 NAND，先用一阶模型让其最坏下拉电阻接近参考反相器。负载均为 20 fF。

步骤 1：判断串联数。

NAND 最坏下拉路径包含 2 只串联 NMOS。

步骤 2：估算宽度。

每只管先取

\[ W_{stack}\approx2W_n=2\ \mu\text{m} \]

若电阻与宽度成反比，每只增宽后的电阻约为 3 kΩ，两只串联约为 6 kΩ。

步骤 3：估算输出高到低延迟。

\[ t_{pHL}\approx0.69\times6\times10^3\times20\times10^{-15} =82.8\ \text{ps} \]

这个结果与参考反相器的一阶下拉延迟相近。

结果检查：尺寸补偿恢复了下拉电阻，却使 A、B 各自驱动的 NMOS 栅电容增大。真实 NAND 还有内部扩散节点和不同偏置，最终延迟需要晶体管级模型或标准单元表征。

变式：若保持每只 NMOS 为 1 μm，不做增宽，一阶串联电阻约为 12 kΩ，对相同负载估算 \(t_{pHL}\approx165.6\) ps。

21. 常见误区与反例

误区 1：NMOS 串联实现 AND 输出

串联 NMOS 表示 PDN 在 AND 条件下导通，也就是输出在该条件下被拉低。整个静态 CMOS 门输出的是 AND 条件的反相，即 NAND。

误区 2：PUN 与 PDN 使用相同串并联拓扑

上下网络若拓扑相同，某些输入组合可能同时导通或同时断开。PUN 应是 PDN 的对偶：器件类型替换，同时串并联互换。

误区 3：只检查输出为 0 的输入组合

PDN 正确并不自动证明手画的 PUN 正确。每个输入组合都要检查上拉、下拉是否恰有一条完整路径。

误区 4：并联晶体管的电阻永远减半

只有两条支路都导通且参数相近时，等效电阻才接近单支路的一半。NAND 的上拉最坏情况常只有一只 PMOS 导通。

误区 5：串联两管就把每只宽度固定放大两倍

两倍宽度是一阶起始估算。真实驱动受端电压、体效应、内部节点、寄生电容、版图和 PVT 影响，最终尺寸由目标库和路径约束决定。

误区 6：大扇入单级门一定比多级门快

单级门减少逻辑级数，也可能形成很深的串联栈和很大的输入电容。速度由整条路径决定，需要比较所有级的驱动与负载。

误区 7：逻辑功能相同，晶体管实现就没有差别

两个电路可以具有相同真值表，却在晶体管数量、串联深度、输入电容、内部节点活动、延迟和功耗上不同。

22. 工程中的实际意义

标准单元库通常提供不同驱动强度的 INV、NAND、NOR、AOI、OAI 等单元。逻辑综合会根据布尔功能、时序、面积和功耗约束选择这些单元。理解晶体管网络后，可以解释为什么某些复合门比“多个简单门级联”更紧凑，也能判断大扇入 NOR、深串联栈或过度增宽为何代价较高。

版图中，串联器件可能共享扩散区以节省面积和寄生电容；输入顺序、阱和体端连接、扩散断点以及金属布线会进一步影响实际性能。逻辑拓扑是起点，标准单元实现还需要版图和表征共同完成。

23. 本章知识链

目标真值表或逻辑条件
          ↓ 找 Y=0
      下拉导通函数 F
          ↓ NMOS 映射
AND → 串联，OR → 并联
          ↓ 对偶变换
PMOS 替换 + 串并联互换
          ↓
互补 PUN / PDN 完整门
          ↓ 对全部输入检查
无悬空、无静态直通、输出正确
          ↓ 加入动态代价
串联电阻、输入/输出/内部电容、扇入
          ↓
尺寸、级数、面积、延迟和功耗折中

24. 本章小结

静态互补 CMOS 门由 PMOS 上拉网络和 NMOS 下拉网络组成。
每个稳定输入组合下，输出应连接到且只连接到一个电源轨。
NMOS 串联表示导通条件 AND，并联表示导通条件 OR。
先按低输出条件构造 PDN，再把器件类型和串并联关系同时对偶化得到 PUN。
NAND 的 PDN 串联、PUN 并联；NOR 的 PDN 并联、PUN 串联。
静态 CMOS 的 PDN 描述低输出条件，因此天然得到带反相的 NAND、NOR、AOI 和 OAI。
AOI/OAI 的括号决定网络分组，不能忽略运算顺序。
扇入增加可能加深串联栈并增加寄生电容。
串联栈增宽可以降低导通电阻，同时增加前级输入电容、面积、动态功耗和漏电。
真值表验证逻辑正确性；输入边沿、负载和 PVT 下的表征决定实际速度与功耗。

25. 练习

25.1 基础题

分别用一句话解释 AND、OR、NAND 和 NOR。
为什么两只 NMOS 串联表示“两个输入同时为 1 才能下拉”？
为什么两只 NMOS 并联表示“任一输入为 1 就能下拉”？
静态 CMOS 门在每个稳定输入组合下必须满足哪两条路径条件？
画出 2 输入 NAND 的 PUN 和 PDN，并标注 V_DD、GND、A、B 和 Y。
画出 2 输入 NOR 的 PUN 和 PDN。

25.2 分析与设计题

写出 3 输入 NAND 的真值条件，并说明 PUN、PDN 的串并联关系和晶体管数量。
为 \(Y=\overline{A\cdot B+C}\) 构造 PDN 和 PUN，并检查输入 010、011、100、111。
为 \(Y=\overline{(A+B)\cdot C}\) 构造 PDN 和 PUN。说明它与第 8 题拓扑的不同。
某人把 2 输入 NAND 的 PUN 也画成两只 PMOS 串联。列出一个会暴露错误的输入组合，并说明输出发生什么。
参考 NMOS 的电阻为 8 kΩ。3 只同尺寸 NMOS 串联时，用一阶模型估算总电阻；若希望总电阻接近 8 kΩ，每只管宽度可先估为参考宽度的多少倍？
2 输入 NAND 的最坏下拉电阻为 10 kΩ，\(C_L=25\) fF。估算 \(t_{pHL}\)。若负载增至 60 fF，其他条件不变，重新估算。
比较 4 输入 NAND 与 4 输入 NOR 的最坏串联路径。结合 PMOS/NMOS 尺寸说明哪一种门通常更难获得快速的上升边沿。

25.3 综合题

设计 \(Y=\overline{A\cdot(B+C)}\) 的静态 CMOS 门。给出低输出条件、PDN、PUN、8 行真值表，并沿每一行检查是否恰有一个网络导通。最后指出最深 NMOS 栈、最深 PMOS 栈以及可能的尺寸代价。

展开查看练习答案

AND 在所有输入为 1 时输出 1；OR 在至少一个输入为 1 时输出 1；NAND 是 AND 的反相；NOR 是 OR 的反相。
串联路径必须经过两只管。NMOS 只有对应输入为 1 才导通，因此 A、B 都为 1 时输出到 GND 的路径才完整。
并联提供多条候选路径。A 或 B 任一为 1，就有一只 NMOS 导通并形成下拉通路。
输出为 1 时只有 PUN 有完整路径；输出为 0 时只有 PDN 有完整路径。换句话说，稳定状态不能悬空，也不能同时连接 V_DD 与 GND。
PDN 为 A、B 控制的两只 NMOS 串联并接到 GND；PUN 为 A、B 控制的两只 PMOS 并联并接到 V_DD；两网络在 Y 汇合。
PDN 为 A、B 控制的两只 NMOS 并联；PUN 为两只 PMOS 串联。
3 输入 NAND 为 \(Y=\overline{A\cdot B\cdot C}\)，只在 111 时输出 0。PDN 是 3 只 NMOS 串联，PUN 是 3 只 PMOS 并联，共 6 只晶体管。
PDN：A 单管支路与 B、C 串联支路并联。PUN：A 控制的 PMOS 与 B、C 并联 PMOS 组串联。010 时 PDN 无路、PUN 有路，Y=1；011 时 B、C 支路有路，Y=0；100 和 111 时 A 支路有路，Y=0。
PDN：A、B 并联 NMOS 组与 C 控制 NMOS 串联。PUN：A、B 串联 PMOS 支路与 C 控制 PMOS 支路并联。第 8 题是“单管 A 与串联 B-C 并联”，本题是“并联 A-B 与单管 C 串联”。
取 A=0、B=1。正确 NAND 输出应为 1；错误的串联 PUN 中，B 控制的 PMOS 关断，因此 PUN 无路，同时串联 PDN 也无路，输出悬空。
同尺寸一阶估算为 \(R_{stack}\approx3\times8=24\) kΩ。若电阻与宽度成反比，每只串联管先取参考宽度的约 3 倍，则每只约为 \(8/3\) kΩ，三只串联约为 8 kΩ。
\(t_{pHL}\approx0.69\times10\times10^3\times25\times10^{-15}=172.5\) ps。负载为 60 fF 时，\(t_{pHL}\approx414\) ps。
4 输入 NAND 的最坏 PDN 是 4 只 NMOS 串联，PUN 最坏通常只有一只 PMOS 导通；4 输入 NOR 的最坏 PUN 是 4 只 PMOS 串联，PDN 最坏通常只有一只 NMOS 导通。PMOS 为补偿较低迁移率往往已经比 NMOS 宽，四只 PMOS 串联若继续增宽会产生很大的输入与扩散电容，因此 4 输入 NOR 通常更难获得快速上升边沿。
低输出条件为 \(A\cdot(B+C)=1\)。PDN：A 控制的 NMOS 与 B、C 并联 NMOS 组串联。PUN：A 控制的 PMOS 支路与 B、C 串联 PMOS 支路并联。

A	B	C	\(A\cdot(B+C)\)	Y	有效网络
0	0	0	0	1	PUN：A 支路
0	0	1	0	1	PUN：A 支路
0	1	0	0	1	PUN：A 支路
0	1	1	0	1	PUN：A 支路
1	0	0	0	1	PUN：B-C 串联支路
1	0	1	1	0	PDN：A-C 路径
1	1	0	1	0	PDN：A-B 路径
1	1	1	1	0	PDN：A-B 和 A-C 路径

每一行都只有一个网络提供到电源轨的完整路径。最深 NMOS 栈为 2，最深 PMOS 栈也为 2。补偿串联电阻时可能需要增宽串联器件，从而提高相应输入电容和扩散电容。

26. 自测清单

27. 下一步：阶段复习一

第 1～5 章已经形成从器件到逻辑门的完整基础链：连续电压被解释为逻辑值，MOSFET 作为受控开关，反相器提供静态电平恢复，负载电容决定动态延迟和能量，多晶体管互补网络实现多输入逻辑。

下一步应先完成“阶段复习一”，把晶体管状态、VTC、噪声容限、RC 延迟、功耗和静态 CMOS 网络放进同一组综合题，再进入第 6 章的数制与编码。

第 5 章 静态 CMOS 逻辑门